JPH03129548A - デュアル・ポート・メモリとその通信方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は改良されたメモリ・アクセス時間を有するマイ
クロプロセッサと使用するランダム・アクセス・メモリ
に一般に関係し、特にデュアル・プロセッサに対して透
明な方法でマイクロプロセッサ間の競合を解消させる速
度でメモリ・アクセスが得られるデュアル・ポート共有
メモリに関係づる。

（従来の技術〉 ランダム・アクヒス・メモリは多くの異なる構成と各種
の設計要件を満足する多くの異なる特徴で利用可能であ
る。各種メモリ容量、速度でスタティック及びダイナく
ツク・メｅす・チップが利用可能である。一般に、より
ｖｉ雑な回路設計と製造技術に頼る通常の必要性により
１３速メモリはメモリ容量のビット当りコストが高くな
る。

デュアル・ポート・メモリは１対の別々なプロセッサに
よるメモリの共有を可能とするために使用される。所要
の装置性能を得るためには単一プロセッサの容量又は速
度が不適当な場合には多重プロセッサが応用例にはひん
ばんに使用される。

その別々の機能を実行する際に情報又は変数が両方のプ
ロセッサで使用される場合共有メモリの使用は望ましい
。例えば、第１のプロセッサは車輌のエンジンの操作を
ｉｌｌ　６１１し、一方第２のプロセッサは車輌のトラ
ンスミツシコンを制御する。別々の制ｔｉ１１機能゛は
複数の検出装置パラメータにより実装され、エンジン速
度、エンジン・トルク、車輌速度のようなその内のいく
つかは絢方のプロセラ１すにより使用される。

各種の型式のデュアル・ポート・ランダム・アクセス・
メモリが公知である。あるメモリ設計は各ポートからの
同時アクセスを許可するが、一方他の設計はアクセス・
アービトレーシジン方法により各ポートに別々にアクセ
スを許可することを必要とする。非同期アービトレーシ
コン・アクセスの場合、メモリから情報を検索する十分
な時間を与えるために要求プロセッサにウェイト状態を
発生させることによりアクセス・ポートを介して要求し
た情報検索の遅れは処理される。ウェイト状態の追加は
マイク用ブロセッナ装置動作の効率を著しく損う。この
代りにハンドシェイク法を使用してデュアル・メモリ・
ポートを介してのメモリ・アクセスを整合可能である。

しかしながら、メモリ・アクセス要求から適当なハンド
シェイク信号を使用してアクセスが許可されるまでの遅
延のため？イクロプロセッサ効率はこれも減少する。

（発明の要旨〉 従って、木発、明の主要な目的はランダム・アクセス・
メ〔り動作速度を改善する方法と装置を提供することで
ある。

本発明の別な目的は、メモリのコストを相当増加するこ
となく増大したメモリ・アクセス速度を達成することで
ある。

本発明の他の目的は、ハンドシェイク又は追加ウェイト
状態のような特別なタイミング動作なしで各ポートから
の非同期アクセスを可能とする十分高速度で動作するデ
ュアル・ポート・メモリを提供することである。

これらの及び他の目的は、多重化情報路を介して読取り
／害込みメモリと電ｆブロセツザとの間でデータを通信
する方法により達成される。プロセッサからメモリへの
情報路上で正しいアドレスが送信される。情報路上で送
信された情報は正しいアドレスであることを指示する制
御信号はプロセッサからメモリへ送信される。正しいア
ドレスはメモリ中にラッチされる。データをメモリから
又はメモリへのどちらへ転送するかを指示することなく
、制御信号に応答して正しいアドレスの内容が検索され
る。検索内容はレジスタに記憶される。プロセッサにま
り権込み要求又は読取り要求が送信される。レジスタか
らの内容は読取り要求に応答して情報路に転送される。

この目的は、メモリ素子アレイ、メモリ制御部、多重化
アドレス／データ・バス、バス・ラッ゛チ、制御バス及
びメモリ出力レジスタを含む装置によりさらに達成され
る。メモリ制御部はメモリ素子アレイへ結合される。バ
ス・ラッチはアドレス／データ・バス、メモリｌｌｌｌ
ｌ１部、メモリ素子アレイに結合される。制御バスは、
メモリ・アドレスとしてアドレス／データ・バス上に流
された内容をバス・ラッチにラッチさせるアドレス正当
信号を流すバス・ラッチとメモリ制御部に結合されてい
る。！ＩＩＩＪ　ｕ１１バスは又メモリからの読込又は
メモリへの裏込みのデータ流の方向を指示する方向信号
をｍ１Ｂ１能も果たす。アドレス正当信号は対応する方
向信号の前の時間に制御バス上に流される。メモリ出力
レジスタはメモリ素子アレイとメモリ制御部に結合され
ている。メモリ制御部は、アドレス正当信号の発生時に
メモリ・アドレスのメモリ素子アレイの内容をメモリ出
力レジスタへ転送させる。メモリ制御部は、メモリから
のデータの読取りに対応する方向信号の発生時にメモリ
出力レジスタの内容をアドレス／データ・バスへ駆動さ
せる。

（実施例） ここで第１図を参照すると、マイクロプロセッサ１０と
マイクロプロセッサ１１とを含むマイクロブ目セッサ装
買が図示されている。マイク「ｌプロセッサ１０はバス
１５を介して読取り専用メモリ（ＲＯＭ＞１２、ランダ
ム・アクセス・メモリ（ＲＡＭ＞１３、共有ＲＡＭ１４
を結合される。

マイクロプロセッサ１１はバス１８を介してＲＯＭ１６
、ＲＡＭ１７、共有ＲＡＭ１４に結合される。バス１５
．１８は別々の制御バスとアドレス／データ・バスを含
むことが望ましい。多くのマイクロプロセッサは外部チ
ップ接続数（すなわちビン出力）を処理可能な数まで減
少させるために多重化アドレス／データ・バスを使用し
ている。

第１図に用いたマイクｎプロセッサ構成のため、マイク
ロプロセッサ１０とマイクロプロセッサ１１が共有ＲＡ
Ｍ１４を同時にアクセスしようとする可能性がある。複
数個のポートを介してメモリへの同時アクセスを可能と
するメモリ設計がある。

しかしながら、これらの設計は与えられたメモリ含量に
対して複雑度、コスト、寸法で欠点に苦しむ。又従来の
技術からメモリ・アクセスの同時要求が発生した時には
競合解消を提供でることも知られている。

メモリ競合のアービトレーションはファースト・カム、
ファースト・サーブド（最初に来たちのが最初にザービ
スを受ける）方法で解消されるか、又は各々のポートを
通してアクセスするための所定の時間スロットを設定す
ることにより（すなわち時間多電化）達成される。いず
れにせよ、１ポートのみが−・時にメモリをアクセス可
能な共有ＲＡＭの設置は側室するメモリ・アクセス要求
時にはメモリ応答時間を遅くする。共有ＲＡＭ１４への
アクセス要求に続いてマイクロプロセッサ（１０又は１
１）がウェイトする必要がある場合には、全体の装置動
作速度は影響を受ｔプた。

各マイクｌコプロヒッ１すと共有メモリ間に別々の要求
線が設けられるハンドシェイク技術によりメモリ競合は
・処理ＩｉＴ能である。メモリは要求を裁定し、メモリ
と各マイク［１７Ｏセッナ間に接続された別々の許可線
を介して各マイクロプロセッサへ直接アクセスを許１■
ツる。マイクロプロセッサがメモリ・アクセス要求を発
行した後、これはメモリ・アクセスを許可されるまでそ
の許可線を監視する。しかしながら、アクセスを許可さ
れる遅延は長くなるため、効率は失われる。

又、２つのポートによる裁定アクセス用に十分な時間を
与えるため、マイクロプロセッサの動作にウェイト状態
を含めることも知られている。しかしながら、任意のマ
イクロプロセッサ命令に対応する第２図のタイミング図
の考慮からより明らかとなるように、ウェイト状態も又
効率を減少させる。マイク［Ｉプロセッサ命令の実行は
当該命令の演算コードにより決定される命令サイクル時
に実行される。各命令サイクルはマイクロプロセッサ装
置クロックのサイクルに対応する複数のマシン状態（Ｔ
　　、Ｔ２．Ｔ３・・・と番号）を含む。第２Ａ図のタ
イミング図は命令サイクルの終了時のメモリ読取り操作
時のいくつかの信号のタイくングを図示している。り［
１ツク信号ＣＬＫは１命令サイクルのマシン状ＩＴ７．
Ｔ８．Ｔ、と次の命令１ナイクルのマシン状態゛「１以
後を定める。多重化アドレス／データ・バスの内容は２
本のυ１＠線、すなわち正しいアドレスがバス上に含ま
れていることを指示するアドレス・ラッチ・イネーブル
ＡＬＥ信岩と、データをメモリから読してバス上に置い
たことを信号する反転読取り信号ＲＤ／（信号指示の終
りのスラッシュは信号が低状態の時に対応する論理変数
が真であることを指示する〉と共に示され“Ｃいる。

第２Ａ図に図示するように、メモリ中の位置に対応する
アドレスがマシン状３Ｔ７時にマイクロプロセッサによ
りバス上に配置される。ＡＬ［信号も又マシン状態１７
時に開始され、ＡＬＥ信号の負の転移時にメモリはさら
に処理するためのアドレスをラッチする。ＲＤ／信番号
の負の転移を開始づることによりマイクロブ［１セツサ
はデータをラッチしたアドレスから読取るべきであるこ
とを指示する。メモリ・アクセス時間に対応づる遅延１
９の後、メモリ位置からの検索内容は出力データとして
メモリによりバス上に置かれる。マイクロプロセッサは
ＲＤ／信号の正の転移時にバスからデータをラッチする
。このように、データはマイクロプロセッサにより期待
される時間にバス上に用意できなければならない。標準
的には、ＲＤ／信８の正の転移はＣＬＫ信号の正の転移
と一致する。

メモリから読取ったデータが読取信号を発行するマシン
状態時に利用可能でない時、ウェイト状態として知られ
る追加のマシン状態を第２Ｂ図に示すように読取り要求
の開始とマイクロプロセッサによるデータのラッチとの
間に挿入可能である。

１−１／２クロツク・サイクルより大きいメモリ・アク
セス時間２１が図示されている。それ故、２つのウェイ
ト状態Ｔ、Ｔ９が挿入され、従つてマシン状ＢＦ１ｏの
ＣＬＫ信号の正転移時にデータがマイク［＋プロセッサ
によりラッチされる。

ウェイト状態の間、マイクロプロセッサは他のタスクを
実行不能で、マイクロプロセッサがそのプログラムを実
行する速度は減少する。

メモリ・アクセス時間１９．２１は第２Ａ図及び第２Ｂ
図で読取り信号の開始に対応する？シン状１ｌｌＴ８の
開始から測定される。従来技術のメモリでは、ラップさ
れたアドレスが読取られるか又は書込まれるか知られ”
Ｇｌないため読取り信号の受信前にはメモリ・アクセス
は開始されない。この結果として、バス上のアドレスの
ラッチと読取り信号の発行までの間の時間２０はメモリ
が何の動作もせず経過する。本発明によると、明確なメ
モリ応答時間を改善するためにこの時間をメモリにより
使用可能とすることが認められる。従って、本発明によ
ると、正当アドレスが７ドレス・バス上に配置されたこ
とを指示する信号がマイクロブ１］セツサにより送信さ
れると、このアドレスがメモリ内の記憶レジスタにラッ
チされる。このアドレスがメモリ内のメモリ位置に対応
する場合、データをメモリ・アドレスへ転送するか又は
メモリ◆アドレスから読取るかのどちらかの指示を受信
する前にへそのアドレスの内容が検索される。内容を一
旦検索すると、これはレジスタに記憶され−る。正当ア
ドレス信号の送信後のある時間に、マイク１］プロセツ
ザはメモリへ書込み指令又は読取り指令のどちらかを送
信する。読取り要求に応答して、アドレスに対応する記
憶レジスタの内容が直ちにレジスタからデータ・バスへ
転送される。

書込み要求が受信された場合、レジスタ内容は無視され
る。このように、メモリ読取りサイクルのタイミングは
以上の方法のデータ・ブリフエッヂ機能により改善され
る。

メモリの多重ポート特性が各アクセス・マイクロプロセ
ッサにとって透明であるべきデュアル・ポート・メモリ
では（すなわちウェイト状態又はハンドシてインは導入
されない）、最も危急のメモリ・サイクルは読取リサイ
クルである。これは標準のマイク１コブＯセツザが、読
取り要求を発行した後７０ナノ秒以下でデータ・バスへ
データを出力する必要があるためである。２個のマイク
ロプロセツサからの同時要求により生じる競合の場合、
２つの要求は７０ナノ秒要件内に満足されなければなら
ない。データ・ブリフェッヂ機能は、マイクロプロセッ
サにより実際の読取り又は書込み要求が発行される前で
、アドレスが正当となる、やいなやデータをレジスタヘ
ブリフエッヂし記憶させることによりこの問題を解決す
る。次いで読取り要求を発行した場合、データは単に記
憶レジスタからバス上へ駆動される。書込み要求が発行
された場合、プリフェッチされたデータは無視され通常
の書込みサイクルが実行される。データ・ブリフエツブ
機能は競合解消とメモリ・アクセスに別の半クロック・
ナイクルを可能とし、完全透明性を保持しつつより遅い
メモリ素子の使用を可能とする。

第３図を参照すると、共有ＲＡＭ１４が詳細に図示され
る。マイクロプロセッサ１０は、制御バス２１と多重化
アドレス／データ・バス２２を含むバス１５を介してポ
ートＡへ結合される。制御バス２１はポートＡのバス中
インターフェース２０に結合される。アドレス／データ
・バス２２はバス・イン、ターフエース２０とメモリ・
バッファ２８に結合される。アドレス・バス２７はバス
・インターフェース２０をバッファ２８に結合する。

マイクロプロセツサ１１は、制御バス２４とアドレス／
データ・バス２５を含むバス１８を介して共有ＲＡＭ１
４のポートＢに結合される。制御バス２４はポートＢの
バス・インターフェース２３に結合される。アドレス／
データ・バス２５はバス・インターフェース２３とメモ
リ◆バッファ３１に結合される。バス・インターフェー
ス２３はアドレス・バス３０を介してバッフ？３１へ結
合される。

バス・インターフェース２０とバス・インターフェース
２３は、制御バス３２を通して通信される信号に上りメ
モリ・アレイ３３とメモリ・バッファ２８．３１の操作
を制御する制御及びアービトレーション回路２６へ各々
結合される。メモリ・アレイ３３はメモリ・バッファ２
８．３１へさらに結合される。メモリ・アレイ３３は詔
構成のメモリで各々偶および奇メモリ・アドレスに対応
する低位バイトと高位バイトを有するよう構成されるこ
とが望ましい。従って、メモリ・アレイからの読取り又
はそこへの書込みは特定のアドレス−の低位バイト又は
高位バイトのどちらかである。

各バス・インターフェースと制御及びアービトレーショ
ン回路２６との間に接続された制御線はＲＥＡＤ要求線
、ＷＲＩＴＥ　　ＬＯＷ要求線、ＷＲＩＴＥ　　ＨＩＧ
口要求線を含む。ｌ’（Ｅ　Ａ　ＤＤＯＷＮ及びＷＲＩ
ＴＥ　　ＤＯＮＥ線路はサービス後のメモリ・アクセス
要求をリセットするため１１１１！ｌ及びアービトレー
ション回路２６から各バス・インターフェースへ接続さ
れる。

動作時に、マイクロプロセツサ１０がメモリ・アレイ３
３中のある位置をアクヒスしようとする時、これは最初
に適当なアドレスをアドレス／データ・バス２２上に置
く。制御バス２１はアドレス正当制御線を含み、この線
路は正当アドレスがバス２２上にあることを指示するレ
ベルへ切換えられる。正当アドレス信号に応答して、バ
ス・インターフェース２０はバス２２上のアドレスをラ
ッチし、・メモリ・アレイ３３中でアクセス可能なアド
レスの範囲内にアドレスがあるかどうかを決定するため
アドレスを検査する。アドレスが範囲内の場合、バス・
インターフ１−ス２０はＲＥＡＤ信号を制御及びアービ
トレーション回路２６へ発行し、アドレス・バス２７を
通してメモリ・バッファ２８へバス・インターフェース
２０により与えられるアドレスの内容の読取りを要求す
る。

メモリが利用可能となると貞ちに、制御及びアービトレ
ーション回路２６は制御バス３２を通してａｌｌＩ　ｔ
ＩｌＷ号を発行して、バッファ２８を介してメモリ・ア
レイ３３の読取りを付勢する。データはメモリ・アレイ
３３からバッファ２８へ読出され、マイクロプロセッサ
１０によるメモリ・アクセスがＲＥＡＤであるか又はＷ
ＲＩＴＥであるかを指示するため別の制御信号をマイク
ロプロセッサ１０から受取るまでそこに記憶される。マ
イクロプロセッサ１０からＲＥ八り信号を受信した場合
、バッファ２８は制御及びアービトレーション回路２６
を介して付勢されて、バラノア２８に記憶した検索デー
タによりアドレス／データ・バス２２を駆動する。マイ
クロプロセラ１す１０からＷＲＩＴＥ信号を受信した場
合、バス・インター、フェースは制御及びアービトレー
ション回路２６へ別のメモリ・アクセス要求を開始して
、メモリ・アレイ３３へ高位又は低位バイトを書込む。

書込まれるデータはアドレス／データ・バス２２からバ
ッファ２８ヘラツチされ、次いで制御及びアービトレー
ション回路２６によるアクセスの許可時にメモリ・アレ
イ３３へ書込まれる。

第４図へ戻ると、共有メモリ１４の詳細な実施例が説明
されている。図示の都合上、ポートＡはインテル社％ｌ
の８００１９６マイクロコントローラのインターフェー
ス用構成を有し、ポートＢはインテル８０６１マイクロ
」ントローラとインターフェースする構成を有している
のが図示されている。デュアル・ポート非同期メモリが
第４図には図示されているが、より少い又はより多いポ
ートを右づるメモリ又は同期アクセスのメモリも本発明
のデータ・フリフェッチ機能から同様に恩恵をうけるこ
とが理解できる。

アドレス／データ・バス２２はポートＡ用のバス・イン
ターフェース２０中のアドレス・ラッチ４０に結合され
る。８００１９６マイクロコントローラのアーキテクチ
ャによると、バス２２は１６ビツト両方向多重化アドレ
ス／データ・バスである。バス２２はバッファ２８へさ
らに結合される。ポート八に含まれる制御バス２１はラ
ッチ４０のクロック入力に結合されるアドレス正当線４
１と、ラッチ４０のクリヤ入力に結合された命令線４２
、ＡＮＤゲート４６の一方の入力に接続したＷＲＩＴＥ
　　ＬＯＷ線路４３、Ａ　Ｎ　Ｄゲート４７の一方の入
力に接続したＷＲＩＴＥ　　ＨＩＧＨ線路４４、ＡＮＤ
ゲート１０１の一方の入力に接続したＲＥＥＡＤＥ路１
０ｏを含む。ラップ４０のラッチされたアドレス出力は
アドレス・バス２７へ接続され、これはさらにデコード
回路４５とアドレス・デコーダ及びドライバ９０へ接続
される。

デコード回路４５は、アドレスの仏をチエツクし、ＲＥ
ＡＤＥッチ４８のＳＥＴＥ力へ、ＡＮＤゲート４６の他
方の入力へ、ＡＮＤゲート４７の他方の入力へ、ＡＮＤ
ゲート１０１の他方の入力へＲＡＮＧＥ信号を与える複
数個のコンパレータを含む。ＡＮＤゲート４６の出力は
ＷＲＩＴＥラッチ５０のＳＥＴＥ力へ接続され、ＡＮＤ
ゲート４７の出力はｗＲｒｒｃラッチ５１のＳＥ丁六入
力接続される。ラッチ４８．５０．５１のリセット入力
は、以下で説明するようにＲＥＳＥＴＥ号を与える制御
及びアービトレーション回路２６中の遅延回路７５の出
力に接続される。ラッチ４８゜５０．５１はＤ型フリッ
プフロップを含むことが望ましい。

ＲＥ　Ａ　Ｄラッチ４８の出力はＯＲゲート６５の一方
の入力とＡＮＤゲート７０の・一方の入力に接続される
。ＷＲＩＴＥラッチ５０の出ノ」はＯＲゲート６５の他
方の入力とＡＮＤゲート７１の入力に接続される。ＷＲ
ＩＴＥラッチ５１の出ツノはＯＲゲート６５の他方の人
力とＡＮＤゲート７２の一方の入力に接続される。ＯＲ
ゲート６５の出力は、ジグ、ネテイツク社製造の７４Ｆ
７８６パス・アービタ集積回路を含むアービトレーショ
ン回路６７の一方の入力に接続される。アービトレーシ
ョン回路６７は、ポートＡがメモリへのアクセスを許可
されたかどうかを指示するΔＷＯＮ信弓を与える。ＡＷ
ＯＮ出力はＡＮＤゲート７０．７１．７２の残りの入力
とＯＲゲート８３の一方の入力に接続される。ＡＮＤゲ
ート？０．７１．７２の出力はｌｏＩＩＪｉｌｌｌ部７
３の各入力とＯＲゲート７４の各入力へ各々接続される
。ＯＲゲート７４の出力は遅延回路７５の入力に結合さ
れる。

ＡＮＤゲート１０１の出力はメモリ・バッファ２８に接
続される。

ＡＮＤゲート７０の出力はＯＲゲート８４の一方の入力
へさらに接続される。ＡＮＤゲート７１の出力はＯＲゲ
ート８５の一方の入力へさらに接続される。ＡＮＤゲー
ト７２の出力はＯＲゲート８６の一方の入力へさらに接
ｉされる。

１　／　ＯｔＩｌｌ　１１１部７３の出カバホードＡ　
１１１制御ハス３２Ａに接続され、これはさらに両方共
バッファ２８に含まれる低位バイト・バッフ？９４と高
位バイト・バッファ９５に接続される。

８０６１マイクロコントローラをホストとするよう構成
されたポートＢへの接続を見ると、アト２レス／ｆ−タ
・バス２５は８ビツト両方向多重化アドレス／データ・
バス（一般にＭＢＬＪＳと呼ばれる〉で、アドレス・ラ
ッチ５２の入力とメモリ・バッファ３１に接続される。

、制御バス２４はシフトレジスタ５５のクロック入力に
接続したストロ−１線５３、シフトレジスタ５５のクリ
ヤ入力とアドレス・ラッチ５２のクリヤ入力に接続した
命令線５４、ＡＮＤゲート１０３の一方の入力と１対の
ラッチ６０．６１のＤ入力へ接続されたデータ入力線１
０２を含む。

シフトレジスタ５５は、シフトレジスタ５５がストロー
ブ線５３により調時された時にその出力ＳＴ１．ＳＴ２
．ＳＴ３．ＳＴ４が類番に高状態となるように構成され
ている。シフトレジスタ５５が命令線５４上の信号によ
りリセットされた時に全ての出力はＬＯＷ値に復元され
る。線路ＳＴ１はラッチ５２のＬＯＷアドレス・バイト
・クロック入力へ接続される。シフトレジスタ５５のＳ
Ｔ２出力はラッチ５２の口ＩＧＨアドレス・バイト・り
Ｏツク入力に接続される。ＳＴ３出力はＡＮＤゲート５
７の一方の入力に接続され、出力ＳＴ４はＡＮＤゲート
５８の一方の入力に接続される。

アドレス・ラッチ５２のラッチされたアドレスの出）ｊ
は、デコード回路５６とアドレス・デコーダ及びドライ
バ９０とに接続された１６ビツト・アドレス・バス３０
に与えられる。アドレス・バス３０の最小位ビットｔよ
バイト選択回路ｅ３にさらに接続される。

デコード回路５６は、アドレス・バス３０上のアドレス
をデコードし、アドレスがポートＢによりアクセス可能
な範聞内にあるかどうが決定する２個の８ビツト・コン
パレータを含むことが望ましい。ＲＡＮＧＥ出力信号は
デコード回路５６がらＲＥＡＤラッチ６２のＳＥ「入力
、ＡＮＤゲート５７の他方の入力、へＮＯゲート５８の
他方の入力、ＡＮＤゲート１０３の他方の入力へ与えら
れる。ＡＮＤゲート５７の出力はＷＲＩＴＥラッチ６０
のクロック入力に接続される。ＡＮＤゲート５８の出力
はＷＲＩＴＥラッチ６１のクロック入力に接続される。

ラッチ６０．６１．６２のリセット入力は各々ＲＥＳＥ
ＴＩ号を与える遅延回路８２の出力に接続される。ラッ
チ６０．８１゜６２はＤ型フリップ７０ツブを含むこと
が望ましい。

ＷＲＩＴＥラッチ６０の出力は第１真込操作のタイミン
グを指示するバイト選択回路６３へのＷＲＩ信０を与え
る。ＷＲＩＴＥラッチ６２の出力は第２書込操作のタイ
ミングを与えるバイト選択回路６３へのＷＲ２信弓信号
える。

ＲＥＡＤラッチ６２の出力はＡＮＤゲート７６の−・方
の入力とＯＲゲート６６の一力の入力に接続される。バ
イト選択回路６３からの低位バイト出力はＡＮＤゲート
７７の一方の入力とＯＲゲート６６の他方の入力へ接続
される。バイト選択回路６３の高位バイト出力はＡＮＤ
ゲート７８の一方の入力とＬＯＲゲート６６の他方の入
力に接続される。ＯＲゲート６６の出力はアービトレー
ション回路６７のポートＢ要求入力に接続される。

Ｂ　Ｗ　ＯＮ　１４号はアービトレーション回路６７か
らＯＲゲート８３の入力とＡＮＤゲート７６．７７゜７
８の残りの入ツノへ与えられる。

ＡＮＤゲート７６の出力はＯＲゲート８１の一方の入力
、ＯＲゲート８４の入力、Ｉ　／　Ｏｔ、ｌ制御部８０
の入力に接続される。ＡＮＤゲート７７の出力はＯＲゲ
ート８１の他方の入力、ＯＲゲート８５の他方の入力、
Ｉ　／　Ｏｆ、ＩＩ　８部８０の他方の入力に接続され
る。ＡＮＤゲート７８の出力はＯＲゲート８１の他方の
入力、ＯＲゲート８６の他方の入力、Ｉ　／　Ｏｉｉｌ
　ｔｌ１部８０の他方の入力に接続される。ＯＲゲート
８１の出力は遅延回路８２に接続される。

Ｉ１０！１１１１１部８０の出力は、メモリ・バッファ
３１に含まれる低位バイト・バッファ９６と高位バイト
・バッファ９７に接続されるポート［３ＩＩＩ　Ｉｌｌ
バス３２Ｂに接続される。

ＯＲゲート８３．８４．８５．８６の出力は、メモリ・
アレイ３３にも接続されている１ｉＩｌｌ　ｔａｌｌバ
ス３２Ｃ上に出力を与えるメモリ制御部８７に接続され
る。メモリ・アレイ３３は低位バイト部９２と高位バイ
ト部９３とを含む。アドレス・デコーダ及びドライバ９
０はメモリ・アレイ３３を駆動するメモリ１ｌｌｒｎバ
ス９１に接続される。この型式のメモリ構成とメモリ制
御部は当該技術で公知である。

メモリ・アレイ３３の低位バイト部分９２はバス３４１
−を通してポートへ低位バイト・バッフ？９４に接続さ
れる。高位バイト部９３はバス３４Ｎを通してポートへ
高位バイト・バッファ９５に接続される。低位バイト部
９２はバス３５Ｌを通してポートＢ低位バイト・バッフ
ァ９６に接続される。メモリ・アレイ３３の高位バイト
部９３はバス３５）−１を通してポートＢ高位バイト・
バッファ９６に接続される。

第４図に示す共布メモリの動作を以Ｆに説明する。

ポートＡによるメモリ・アクセスを最初に考える。命令
サイクルの開始時に、新たな命令サイクルを指示する命
令線４２上の信号がアドレス・ラッチ４０をクリヤする
。以後の命令サイクルの間、ポートＡについたマイクロ
プロセッサが、所要のメモリ・アドレスをバス２２上へ
与えることによりメモリをアクセスしようとする。次い
でマイクｏ７ｏｔ＝ツサＧ、ｔＡＬ）ＤＲＥＳＳ　　Ｖ
ＡＬＩＤ線路４１上のＡＤＤＲＥＳＳ　　ＶＡＬＩＤ信
号を開始し、これはアドレス・ラッチ４０を調時し、従
ってバス２２上のアドレスはアドレス・ラッチ４０にラ
ッチされる。

ラッチ４０はデコード回路４５により受信されるラップ
されたアドレスによりバス２７を駆ｖＪする。デコード
回路４５はメモリ・アレイ３３中のアクセス可能な佐賀
に対応するアドレスの所定の範囲とバス２７上のアドレ
スとを比較する。アドレスが範囲角の場合、ＲＡＮＧＥ
信号がＲＥ八八ツラッチ４８高状態にセットし、ＡＮＬ
）ゲート４６．４７を付勢し、このゲートは書込線４３
，４４の伝送ゲートとして作用のする。ＲＥＡＤラッヂ
ラッがセットされると、その出ツノによりＯＲゲート６
５の出力はアービトレーション回路６７の動作を開始さ
せる。前からのアクセス要求が待機していない場合には
直ちに、アービトレーション回路６７はＡＷＯＮ伯号を
高状態とすることによりポート八へのメモリ・アクセス
を許可する。

へＷＯＮ信号はチップ付勢ＯＲゲート３３を通してメモ
リＩｔＴｌＩＩｔ１部８７を付勢する。

ＲＥＡＤＥッチ４８からの高出力とＡＮＤゲート７０を
通してのｇ　Ａ　Ｗ　ＯＮ　信号入力により、ＡＮＤゲ
ート７０の出力は高状態となり、Ｉ１０制御部７３を付
勢する。制御バス３２Ａ上のυｌ１１１信弓はメモリ・
バッファ２８を構成してメモリ・アレイ３３からのデー
タを受信する。所要の読取り操作に対応するメモリ・ア
ドレスはバス２７からのアドレス・デコーダ及びドライ
バ９０に含まれる。メモリ制御部８７は読取り操作を１
１１１始するためａ＋制御バス３２Ｇを通してｉ制制御
信金送信する。

従って、マイクロプロセッサから受信したＡＤＤＲ５Ｓ
Ｓ　　ＶＡＬＩＤ信月に応答して、ラッチされたアドレ
スのメモリ・アレイ３３の内容はメモリ・バッファ２８
に転送される。

次いでメモリ読取り操作を必襞としていることをマイク
ロプロセッサが指示する場合、読取線１００上で受信し
たＲＥＡＤＥ号が高状態となる。

ＲＡＮＧＥ信号が高状態のため、ＡＮＤゲート１０１の
出力も高状態となる。高レベル信号がＡＮＤゲート１０
１からメモリ・バッファ２８へ転送される。高信号がメ
モリ・バッファ２８に前に受信したメモリ内容をアドレ
ス／データ・バス２２上へ駆動させる。

この間、ポートＡがアレイトレーシコン回路６７により
メモリ・アレイ３３へのアクセスを許可されていて、Ａ
ＮＤゲート７０の出力が高状態となると、ＯＲゲート７
４の出力も高状態となり、遅延回路７５の動作を開始す
る。メモリ・アレイ３３をアクセスし、メモリ内容をバ
ッファ２８へ記憶させるのに要する既知の時間に対応つ
る所定の遅延時間の後、遅延回路７５はラッチ４８．５
０．５１をリセットするＲＥＳＥＴ信号を発生し、ＯＲ
ゲート６５の出力からのメモリ・アクセス要求信号を取
除く。

マイク−プロセッサが読取り操作ではなくメモリ・アレ
イ３３への書込み操作を実行する場合、既にラッチされ
たメモリ・アドレスへ書込まれるべきデータはマイクロ
プロセッサによりバス２２上へ出される。ＲＡＮＧＥ信
号はデコード回路４５からの高レベルを続行し、伝送Ａ
ＮＤゲート４６．４７は付勢され続ける。書込低位線４
３又は裏込高位線４４上のＷＲＩＴＥ信号は従って各書
込みラッチ（５０又は５１）へ伝送される。書込みラッ
プ（５０又は５１）の出力は次いでＯＲゲート６５を通
してアービトレーション回路６７へのメモリ・アクセス
を開始する。Ａ　Ｗ　ＯＮ　ｆｉ号によりメｅす・アク
セスが許を寸されると、メモリ１Ｉｌｉａｏ部８７はチ
ップ選択ＯＲゲート８３を通してメモリ付勢信号を受信
する。ＡＮＤゲート（７１又は７２）は次いで再入力が
高レベルとなり、従ってその出力の一方も高状態となる
。、、ＡＮＤゲート（７，１又は７２）からの高出力は
ＯＲゲート（８５又は８６〉を通してメモリ制御部８７
へ書込低位又は書込高位信号を開始する。又ＡＮＤゲー
ト（７１又は７２）からの高出力により、ｌ１０ｉ！１
１制御Ｅｌ　７３はメモリ◆バッファ２８にメモリ・ア
レイ３３へ書込むためのバス２２のＴ−夕内容をラッチ
させる。ＡＮＤゲート（７１又は７２）の高出力は又Ｏ
Ｒゲート７４を通して遅延回路７５の遅延タイミングも
開始する。メモリ制御部８７は、低位バイト・バッファ
９４又は高位バイト・バッファ９５のどちらかから適当
なバス（３４Ｌ又は３４０〉を通してメモリ・バッファ
２８のラッチされた内容をアドレス・デコーダ及びドラ
イバ９０に指定されたアドレスへ転送させる。

遅延回路７５により与えられる遅延の後、書込みラッチ
５０又はぷ込みラッチ５１はＲＥＳＥＴ信号によりリセ
ットされ、書込みラッチの出力は低レベルへ世帰し、ア
ービトレーシジン回路６７からのメモリ・アクセス要求
を取除く。

読取り又は書込みアクセスのどちらかが完了し、アレイ
トレーシコン回路許可信号ＡＷＯＮが低レベルに機動し
た後、ＯＲゲート８３の出力はメモリ１ｊｌＩｔＥ部８
７を消勢し、ＡＮＤゲート７０．７１゜７２の出力はＩ
１０制御部７３を消勢する。マイクロブロセッナ読取り
操作の後、読取Ｉ２１００上のＲＥＡＤ信号は低レベル
へ復帰し、ＡＮＤゲート１０１の出力を消勢し、メモリ
・バッファ３８がデータをバス２２士へ駆動することを
貼止する。

次の命令がＩＩ′Ｇ始し、アドレス・ラッチ４０をクリ
ヤさせ、デコード回路４５からのＲＡＮＧＥ信号を低状
態とする。次いでポートＡは他のメモリ・アクセス要求
を受取る用意が出来る。

ポートＢは８０６１マイクｎコントローラをホストとす
るよう構成されているためマイクロプロセッサへのイン
ターフエースが異なる点を除いて、ポート１３の動作Ｕ
ポートＡの動作と実質的に同一である。この場合、バス
２５は８ビット多重化アドレス／データ・バスであるた
め、メ〔す・アレイ３３中の各１６ビツト・アドレスの
半分が連続してラッチされる。制御バス２４は、アドレ
ス及びデータ示バス２５上で正しい時間を定めるストロ
ーブ・パルスを運ぶスト１コープ線５３を含む。

ストローブ・パルスは、り［１ツク入力をストローブＩ
２５３に接続した直列人力並列出力のシフトレジスタに
よりデコードされる。シフトレジスタ５５のデータ入力
は高レベル電圧（図示せず）に接続される。シフトレジ
スタ５５は最初は命令線５４上のｌＮ５ＴＲＵＣＴＩＯ
Ｎ信号によりリセットされる。以後、ストローブｌ１１
５３上の各パルスにより出力ＳＴ１．ＳＴ２．ＳＴ３．
ＳＴ４は連続的に高レベルを受ける。Ｓ　Ｔ　１はアド
レス・ラッチ５２にバス２５を通して送られるアドレス
の低位バイト部分をラッチさせる。Ｓ　Ｔ　２はアドレ
スの高位バイト部分をラッチさせるためラッチ５２を調
時する。ラッチされた１６ビツト・アドレスはアドレス
・バス３０上に与えられてデコーダ回路５６によりデコ
ードされる。アドレスは所定の箱間のアドレスと比較さ
れ、ラッチ６２を読取るためＲＡ　Ｎ　Ｇ　Ｅ信号が与
えられる。範囲内アドレスは、ポート八に関連して上述
したものと同様にアドレス・バス３０上のアドレスによ
り指される高位又は低位バイトの読取りを起させる。

ポートＢを通して指定されたアドレスのメモリ内容は検
索されメモリ・バッファ３１の対応部分に記憶される。

ポートＢに接続したマイクロプロセッサが読取り操作を
行なう場合、ＤＩ倍信号データ入力８１０１上に伝送さ
れ、ＡＮＤゲート１０３の出力を高状態とし、これはメ
モリ・バッファ３１の内容をアドレス／データ・バス２
５上へ駆動させる。

ポートＢに接続したマイクロプロセッサが只有メモリへ
の書込みを実行している時、メモリへ書込まれるべき第
１バイトはバス２５上におかれる。

マイクロプロセッサは、シフトレジスタ５５からＳＴ３
出力として現われる線路５３上のスト［１−プ・パルス
を１３１１始する。ＳＴ３信弓に応答して、ＡＮＤゲー
ト５７の出力は告込みラッチ６０を調時する。線路１０
２上の信号ＤＩが書込み操作を指示している場合、書込
みラッチ６０からの出力信号がバイト選択回路６３へ与
えられて、データの第１パイ、トをメモリ・アレイ３３
へ書込むべきであることを指示する。

８０６１マイクｎプ「１セツサのプロトコルによると、
書込まれるべき第１バイトは１６ビツト・アドレスの最
小位ビットの値により高位バイト又は低位バイトのどち
らかである。従って、最小位ビット（ＬＳＢ）がバイト
選択回路６３に与えられる。バイト選択回路６３からの
低位バイト出力又は高位バイト出力のどちらかがＬＳ［
３の値により高状態となる。バイト選択回路６３により
発生される高位信号はＡＮＤゲート７７又はＡＮＤゲー
ト７８のどちらかとＯＲゲート６６の入力とに接続され
る。書込みリイクルの以後の動作はポート八に対して記
述した書込みサイクルと実質的に同一である。

最初のアドレスに隣接する残りの低位又は高位バイトも
書込む場合は、マイクロプロセッサはバス２５上に適当
なデータを与えてストローブ線５３上の他のストローブ
・パルスを開始する。シフトレジスタ５５のＳＴ４出力
はＡＮＤゲート５８を介して伝送され、書込みラッチ６
１を調時する。

信号ＤＩが依然として高状態であると仮定すると、書込
みラッチ６１からの出力信号はバイト選択回路６３へ送
られて、メモリ・アレイ３３へ第２バイトを書込むべき
であることを指示する。バイト選択回路６３はアドレス
のＬＳＢをトグルすることにより同じ語配列の境界内で
正しい低位又は高位バイトを選択し、第１の書込み操作
と同様に書込み操作が続行する。

ポート八とポートＢからのメモリ・アクセス要求が競合
する場合、共有メモリによりホストされるマイクロブ１
コセツナの最短の読取り応答仕様に対応する時間内で両
方の読取り聾求を満足させなければならないため、最ら
危いメモリ・サイクルは読取りナイクルである。上述し
たデータ・プリフェッチ機能は、全てのメＥす・アクセ
ス要求を最短の可能時１ｉ’ｌｌで満足させることを可
能とづることにより、メモリのデュアル・ポート特性の
完全な透明性を保持づる。メモリのコストを実質的に増
大させることなく増加したメモリ・アクセス速度が達成
される。ウェイト状態とハンドシェイク技術はホストの
マイクロプロセッサで避けられ、高瓜な動作効率が保持
される。

本発明の望ましい実施例を本明細害で図示し記述してき
たが、前記実施例は単に１例として与えられたものであ
ることを理解すべきｒ−ある。本発明の要旨から逸脱す
ることなく多くの修正、変更、置換えが当業者には考え
つる。従って、添附の特４゜ 許請求の範囲が本発明の要旨と！！囲内に該当する全て
のこのような変更をカバーする意判である。

【図面の簡単な説明】

本発明の新規な特徴は特に添附請求の範囲に記述されて
いる。しかしながら、発明の構成と操作方法の内方に関
しては、その別の目的と利点に加えて、発明自体は添附
図面と関連して行なわれる以下の説明を参照することに
より最もよ＜Ｕ解できる。 第１図は標厚的なマルチプロセシング装置を示すブロッ
ク線図である。 第２Ａ図及び第２Ｂ図は標卑的なマイクロプロセッサに
よるメモリ・アクヒスを示づタイミング図である。 第３図は本発明によるデュアル・ポート透明アクセス共
有メモリを示すブロック線図である。 第４図は本発明によるデュアル・ポート・メモリを詳細
に示す概略ブロック線図である。 １０．１１・・・マイクロプロセッサ、２０．２３・・
・ポート、２６制御及びアービトレーション回路、２８
゜ ３１・・・メモリ・バッファ、 ３３・・・メモリ・ アレイ。

Claims (1)

1. 【特許請求の範囲】 （１）多重化情報路を通して読取り／書込みメモリと電
   子プロセッサとの間でデータを通信する方法において、 前記プロセッサから前記メモリへ前記情報路上に正しい
   アドレスを送信する段階と、 前記情報路上に送られた情報は正しいアドレスであるこ
   とを指示する信号を前記プロセッサから前記メモリへ送
   信する段階と、 前記メモリに前記正しいアドレスをラッチする段階と、 前記信号に応答し、かつデータを前記メモリから転送す
   るのか又は前記メモリへ転送するのかの指示なしに前記
   正しいアドレスの内容を検索する段階と、 前記内容をレジスタに記憶する段階と、 前記プロセッサから前記メモリへ書込み要求又は読取り
   要求のどちらかを送信する段階と、読取り要求に応答し
   て前記レジスタから前記情報路へ前記内容を転送する段
   階と、 を含む多重化情報路を通して読取り／書込みメモリと電
   子プロセッサとの間でデータを通信する方法。 （２）請求の範囲第１項記載の方法において、前記正し
   いアドレスが前記メモリ内のアドレスに対応するかどう
   か決定する段階と、 前記正しいアドレスが前記メモリ内のアドレスに対応し
   ない場合には以後のアドレスが送信されるまで前記メモ
   リ内の処理を中止する段階と、をさらに含む方法。 （３）多重化アドレス／データ・バスを有する読取り／
   書込みメモリを操作する方法において、前記メモリは所
   定の範囲のアドレスに対応する複数個のメモリ素子を含
   み、 前記バス上に送信されるディジタル値を前記所定の範囲
   と回帰的に比較する段階と、 前記所定範囲内である前記バス値に応答して、前記バス
   値に対応するメモリ素子アドレスの内容をメモリ出力レ
   ジスタへ転送する段階と、 読取り要求又は書込み要求のどちらかを前記バスを通し
   て受信する段階と、 読取り要求に応答して前記メモリ出力レジスタの内容を
   前記バスへ転送する段階と、 を含む多重化アドレス／データ・バスを有する読取り／
   書込みメモリを操作する方法。 （４）装置において、 各素子がユニークなアドレスを有するメモリ素子アレイ
   と、 前記メモリ素子アレイに結合したメモリ制御部と、 多重化アドレス／データ・バスと、 前記アドレス／データ・バスと前記メモリ制御部と前記
   メモリ素子アレイとに結合したバス・ラッチと、 前記バス・ラッチと前記メモリ制御部とに結合され、前
   記バス・ラッチにメモリ・アドレスとして前記アドレス
   ／データ・バス上に流される内容をラッチさせるためア
   ドレス正当信号を流し、前記メモリへの書込み又は前記
   メモリからの読取りのためのデータ移動の方向を指示す
   る方向信号を流す制御バスであって、前記アドレス正当
   信号は対応する方向信号より前の時間に前記制御バス上
   に流れている前記制御バスと、 前記メモリ素子アレイ、前記メモリ制御部、前記アドレ
   ス／データ・バスへ結合したメモリ出力レジスタと、 アドレス正当信号の発生時に前記メモリ・アドレスの前
   記メモリ素子アレイの内容を前記メモリ出力レジスタへ
   転送させ、前記メモリからのデータの読出しに対応する
   方向信号の発生時に前記メモリ出力レジスタの内容を前
   記アドレス／データ・バスへ転送させる前記メモリ制御
   部と、 を含む装置。 （５）デュアル・ポート・メモリにおいて、第１の正当
   アドレス信号と第１の読取り信号を流すための第１の制
   御バスを含み、アドレス及びデータ信号を流す第１の多
   重化バス装置を含む第１のポートと、 第２の正当アドレス信号と第２の読取り信号を流すため
   の第２の制御バスを含み、アドレス及びデータ信号を流
   す第２の多重化バス装置を含む第２のポートと、 前記ポートのどちらかを通してユニークなアドレスを介
   してランダムにアクセス可能な複数個のメモリ素子と、 前記第１のポートと前記メモリ素子とに結合さ、れ、前
   記メモリ素子から前記第１の多重化バス装置へ送信され
   るデータをバッファする第１のレジスタ装置と、 前記第２のポートと前記メモリ素子とに結合され、前記
   メモリ素子から前記第２の多重化バス装置へ送信される
   データをバッファする第２のレジスタ装置と、 前記第１及び第２のポート、前記第１及び第２のレジス
   タ装置、そして前記メモリ素子とに結合され、前記メモ
   リ素子への書込み及び読取りアクセスを制御する制御装
   置であつて、前記制御バスの各々の正当アドレス信号に
   応答して選択したメモリ素子から前記レジスタ装置の一
   方へデータを転送し、以後前記制御バスの各々の各読取
   り信号に応答して前記レジスタ装置の内容を各多重化バ
   ス装置へ転送する前記制御装置と、 を含むデュアル・ポート・メモリ。 （６）請求項第５項記載のメモリにおいて、前記ポート
   の一方のみが一時に前記複数個のメモリ素子をアクセス
   可能であり、前記メモリ装置は、前記第１のポート、前
   記第２のポート、前記制御装置に結合され、前記制御装
   置を付勢して一時に前記ポートの内の一方のみによる前
   記メモリ素子へのアクセスを制御するアービトレーショ
   ン装置をさらに含むメモリ。 （７）請求項第６項記載のメモリにおいて、前記アービ
   トレーション装置はどちらのポートが前記メモリ素子へ
   のアクセスを最初に要求したかを決定する比較装置を含
   むメモリ。（８）請求項第６項記載のメモリにおいて、
   前記アービトレーション装置は時間多重化により前記ポ
   ートの各々へのメモリ・アクセスを可能とするタイミン
   グ装置を含むメモリ。（９）請求項第５項記載のメモリ
   において、前記第１のポート、前記第２のポート、前記
   アービトレーション装置、前記メモリ制御部に結合され
   、各々のアドレスが前記複数個のメモリ素子に対応する
   アドレスの範囲内にある時にのみ前記アービトレーショ
   ン装置と前記メモリ制御部を付勢する範囲装置をさらに
   含むメモリ。 （１０）請求項第７項記載のメモリにおいて、前記制御
   装置に結合され、第１の所定の遅延後に前記第１のポー
   トに対応するアクセス要求を終了させる第１の遅延装置
   と、 前記制御装置に結合され、第２の所定の遅延後に前記第
   ２のポートに対応するアクセス要求を終了させる第２の
   遅延装置と、 を含むメモリ。