JPH0312959A - 厚膜回路基板 - Google Patents
厚膜回路基板Info
- Publication number
- JPH0312959A JPH0312959A JP14916689A JP14916689A JPH0312959A JP H0312959 A JPH0312959 A JP H0312959A JP 14916689 A JP14916689 A JP 14916689A JP 14916689 A JP14916689 A JP 14916689A JP H0312959 A JPH0312959 A JP H0312959A
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- JP
- Japan
- Prior art keywords
- resistors
- terminals
- thick film
- conductor patterns
- separated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000926 separation method Methods 0.000 abstract description 11
- 238000005476 soldering Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はマイクロ波通信装置の制御回路等に用いられる
厚膜ハイブリッドＩＣ用の厚膜回路基板に関する。
厚膜ハイブリッドＩＣ用の厚膜回路基板に関する。
従来、この種の厚膜回路基板は、第２図にそのパターン
構成を示すように、絶縁基板１０表面に所要形状の導体
パターン１１〜１４を形成し、この導体パターン１１〜
１４の一部に抵抗体２１〜２３を印刷形成し、かつ他の
部位に搭載部品３１〜３３を半田付は等により搭載して
いる。
構成を示すように、絶縁基板１０表面に所要形状の導体
パターン１１〜１４を形成し、この導体パターン１１〜
１４の一部に抵抗体２１〜２３を印刷形成し、かつ他の
部位に搭載部品３１〜３３を半田付は等により搭載して
いる。
［発明が解決しようとする課題］
上述した従来の厚膜回路基板では、複数個の抵抗体２１
〜２３が導体パターン１１〜１４等によって並列接続さ
れる場合には、抵抗体２１〜２３の各抵抗値を測定する
ことができないため、これらの抵抗体２１〜２３が並列
接続された状態での合成抵抗値を測定している。このた
め、個々の抵抗体の抵抗値がそれぞれ許容される値の範
囲に入っているか否かを確認することは不可能である。
〜２３が導体パターン１１〜１４等によって並列接続さ
れる場合には、抵抗体２１〜２３の各抵抗値を測定する
ことができないため、これらの抵抗体２１〜２３が並列
接続された状態での合成抵抗値を測定している。このた
め、個々の抵抗体の抵抗値がそれぞれ許容される値の範
囲に入っているか否かを確認することは不可能である。
このようなことから、従来では抵抗値を調整しなから厚
膜回路の電気的特性の調整を行う際には、複数の抵抗体
の合成抵抗値を測定しながらいずれかの抵抗体をトリミ
ングして該抵抗体の抵抗値を変化させ、これによって合
成抵抗値を所定値に設定することが行われている。この
ため、場合によっては個々の抵抗体が許容範囲から逸脱
することがあり、厚膜ハイプリントＩＣを構成した際の
電気特性にばらつきが生しる原因となっている。
膜回路の電気的特性の調整を行う際には、複数の抵抗体
の合成抵抗値を測定しながらいずれかの抵抗体をトリミ
ングして該抵抗体の抵抗値を変化させ、これによって合
成抵抗値を所定値に設定することが行われている。この
ため、場合によっては個々の抵抗体が許容範囲から逸脱
することがあり、厚膜ハイプリントＩＣを構成した際の
電気特性にばらつきが生しる原因となっている。
本発明は個々の抵抗体の抵抗値をそれぞれ許容範囲内に
設定できる厚膜回路基板を捉供することを目的とする。
設定できる厚膜回路基板を捉供することを目的とする。
［課題を解決するための手段］
本発明の厚膜回路基板は、抵抗体を並列接続する導体パ
ターンを搭載部品接続部位においてそれぞれ分離端子と
して分離させ、かつこれら分離端子を搭載部品の電極に
よって相互に導通させるように構成している。
ターンを搭載部品接続部位においてそれぞれ分離端子と
して分離させ、かつこれら分離端子を搭載部品の電極に
よって相互に導通させるように構成している。
この構成では、搭載部品を搭載する前には導体パターン
に設けた分離端子によって各抵抗体をそれぞれ個別な状
態とし、各抵抗体の抵抗値の測定を可能とする。また、
搭載部品を搭載したときには搭載部品を介して分離端子
を導通させ、各抵抗体を並列接続する。
に設けた分離端子によって各抵抗体をそれぞれ個別な状
態とし、各抵抗体の抵抗値の測定を可能とする。また、
搭載部品を搭載したときには搭載部品を介して分離端子
を導通させ、各抵抗体を並列接続する。
［実施例］
次に、本発明を図面を参照して説明する。
第１図は本発明の厚膜回路基板の一部の平面図であり、
１は絶縁基板、１１〜１４ばこの絶縁基板１上に所要形
状に形成した導体パターン、２１〜２３は前記導体パタ
ーン１１〜１４にその一部を重ねて印刷形成した抵抗体
、３１〜３３ば前記導体パターン１１〜１４」二に半田
付り等により搭載する搭載部品である。
１は絶縁基板、１１〜１４ばこの絶縁基板１上に所要形
状に形成した導体パターン、２１〜２３は前記導体パタ
ーン１１〜１４にその一部を重ねて印刷形成した抵抗体
、３１〜３３ば前記導体パターン１１〜１４」二に半田
付り等により搭載する搭載部品である。
ここで、前記導体パターン１１〜１４は搭載部品３１〜
３３を搭載する箇所において一部を分離させている。こ
こでは導体パターン１．２．］、３の一部を分離させて
おり、それぞれの端部を分離端子１２ａ、１．２ｂ及び
１３ａ、１３ｂとして構成している。この分離は前記各
抵抗体２１．２２２３がそれぞれ導体パターン１２．１
３によって並列接続されないように、各抵抗体２１〜２
３の間の位置に各分離端子を配設している。そして、各
分離端子は、それぞれ搭載する予定の搭載部品３１〜３
３の搭載領域の平面内に配置している。
３３を搭載する箇所において一部を分離させている。こ
こでは導体パターン１．２．］、３の一部を分離させて
おり、それぞれの端部を分離端子１２ａ、１．２ｂ及び
１３ａ、１３ｂとして構成している。この分離は前記各
抵抗体２１．２２２３がそれぞれ導体パターン１２．１
３によって並列接続されないように、各抵抗体２１〜２
３の間の位置に各分離端子を配設している。そして、各
分離端子は、それぞれ搭載する予定の搭載部品３１〜３
３の搭載領域の平面内に配置している。
この構成によれば、搭載部品３１〜３３を搭載する前で
は、分離端子１２ａ、１２ｂ及び１３ ａ１３ｂによっ
て導体パターン１２．１３が分離されるため、これら導
体パターン」二に印刷形成した抵抗体２１〜２３ばそれ
ぞれ電気的に分離されている。したがって、各抵抗体２
１〜２３の抵抗値を個々に測定でき、トリミングによっ
て各抵抗値を所定の抵抗値に設定することが可能となる
。
は、分離端子１２ａ、１２ｂ及び１３ ａ１３ｂによっ
て導体パターン１２．１３が分離されるため、これら導
体パターン」二に印刷形成した抵抗体２１〜２３ばそれ
ぞれ電気的に分離されている。したがって、各抵抗体２
１〜２３の抵抗値を個々に測定でき、トリミングによっ
て各抵抗値を所定の抵抗値に設定することが可能となる
。
そして、その後搭載部品３１〜３３を導体バタン１１〜
１４上に載置し、特に分離端子１２ａ１、２ ｂ及び］
−３ａ、１３ｂに対しては、搭載部品３２．３３の一方
の電極を同時に半田付けすることで、各分離端子１２ａ
、１２ｂと１３ａ、］、３ｂは該電極を通して接続され
、導体パターン１２１３を本来の配線状態に接続させる
。これにより、各抵抗体２１〜２３は所期の並列接続状
態で電気接続され、所要の回路が構成される。
１４上に載置し、特に分離端子１２ａ１、２ ｂ及び］
−３ａ、１３ｂに対しては、搭載部品３２．３３の一方
の電極を同時に半田付けすることで、各分離端子１２ａ
、１２ｂと１３ａ、］、３ｂは該電極を通して接続され
、導体パターン１２１３を本来の配線状態に接続させる
。これにより、各抵抗体２１〜２３は所期の並列接続状
態で電気接続され、所要の回路が構成される。
〔発明の効果］
以」−説明したように本発明は、抵抗体を並列接続する
導体パターンを分離端子によって分離させ、かつこれら
分離端子を搭載部品の電極によって相互に導通させるよ
うに構成しているので、搭載部品を搭載する前には導体
パターンに設（）た分離端子によって各抵抗体をそれぞ
れ個別な接続状態とし、各抵抗体の抵抗値の測定を可能
とする。また、搭載部品を搭載したときには搭載部品を
介して分離端子を導通させ、各抵抗体を並列接続して本
来の回路を構成することができる。これにより、厚膜回
路基板の電気的特性の調整を高精度に実行することがで
きる効果がある。
導体パターンを分離端子によって分離させ、かつこれら
分離端子を搭載部品の電極によって相互に導通させるよ
うに構成しているので、搭載部品を搭載する前には導体
パターンに設（）た分離端子によって各抵抗体をそれぞ
れ個別な接続状態とし、各抵抗体の抵抗値の測定を可能
とする。また、搭載部品を搭載したときには搭載部品を
介して分離端子を導通させ、各抵抗体を並列接続して本
来の回路を構成することができる。これにより、厚膜回
路基板の電気的特性の調整を高精度に実行することがで
きる効果がある。
第１図は本発明の厚膜回路基板の一実施例の要部の平面
図、第２図は従来の厚膜回路基板の一部の平面図である
。 １・・・絶縁基板、１１〜１４・・・導体パターン、１
２ａ、１２ｂ、１３ａ、１３ｂ・・・分離端子、２１〜
２３・・・抵抗体、３１〜３３・・・搭載部品。
図、第２図は従来の厚膜回路基板の一部の平面図である
。 １・・・絶縁基板、１１〜１４・・・導体パターン、１
２ａ、１２ｂ、１３ａ、１３ｂ・・・分離端子、２１〜
２３・・・抵抗体、３１〜３３・・・搭載部品。
Claims (1)
- １． 絶縁基板に形成した導体パターンの一部に複数の
抵抗体を印刷形成し、かつ該導体パターンの他部に搭載
部品を搭載接続してなる厚膜回路基板において、前記抵
抗体を並列接続する導体パターンを前記他部においてそ
れぞれ分離端子として分離させ、かつこれら分離端子を
搭載部品の電極によって相互に導通させるように構成し
たことを特徴とする厚膜回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14916689A JPH0312959A (ja) | 1989-06-12 | 1989-06-12 | 厚膜回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14916689A JPH0312959A (ja) | 1989-06-12 | 1989-06-12 | 厚膜回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312959A true JPH0312959A (ja) | 1991-01-21 |
Family
ID=15469240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14916689A Pending JPH0312959A (ja) | 1989-06-12 | 1989-06-12 | 厚膜回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0312959A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155763A (en) * | 1981-03-20 | 1982-09-25 | Matsushita Electric Ind Co Ltd | Manufacture of thick film circuit element |
-
1989
- 1989-06-12 JP JP14916689A patent/JPH0312959A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155763A (en) * | 1981-03-20 | 1982-09-25 | Matsushita Electric Ind Co Ltd | Manufacture of thick film circuit element |
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