JPH03129856A - ウエハ・スケール集積回路の冗長方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ウェハ・スケール集積回路の冗長方法に関し、１つのメ
モリチップを複数のブロックに分割し、最大ブロックが
得られるように冗長を行ってＷＳｉメモリ全体の記憶容
量の減小を抑えることを目的とし、 多数のメモリチップをウェハ上に形成し、各メモリチッ
プごとにｎ　（ｎは１を含む整数）本の冗長ビット線お
よびｍ（ｍはｌを含む整数）本の冗長ワード線を備える
ウェハ・スケール集積回路の冗長方法において、前記メ
モリチップを複数のブロックに分割し、前記冗長ビット
線および冗長ワード線で冗長可能な最大冗長セル数以下
の不良セルを含むブロックを冗長候補ブロックとして決
定する第１決定ステップと、該冗長候補ブロックについ
て、各ビット線ごとおよびワード線ごとの不良セル数を
数え、１ビット線当りの不良セル数がｍ＋１個以上であ
る場合には当該ビットを冗長候補ビット線として決定す
るとともに、１ワード線当りの不良セル数がｙ１＋１個
以上である場合には当該ワード線を冗長候補ワード線と
して決定する第２決定ステップと、該冗長候補ビット線
と冗長候補ワード線との組み合わせの中から、メモリチ
ップ当りの有効ブロック取得数が最大となるような最終
的な冗長対象ワード線および冗長対象ビット線を決定す
る第３決定ステップと、を含んで構成する。

〔産業上の利用分野〕

本発明は、ウェハ・スケール集積回路の冗長方法、特に
、大規模メモリとして用いるウェハ・スケール集積回路
の冗長方法に関する。

同一ウェハ上に多数のチップを搭載し、各チップを切り
離すことなくウェハ単位で１つの集積回路を形成するウ
ェハ・スケール集積回路（以下、ＷＳｉ）は、きわめて
大規模な集積回路を実現でき、例えば２０ＯＭｂもの大
容量ＷＳｉメモリが開発されている。

ところで、シリコンウェハの欠陥発生は、クリーンルー
ムの清浄化、プロセス材料の高純度化あるいはプロセス
装置の低ダメージ化等を進めた結果、抑制傾向にあるも
のの現在に至るも完全にゼロにすることは困難である。

このため、ウェハ全体を１つのデバイスとして扱うＷＳ
ｉでは、欠陥の存在が避けられず、欠陥回避技術が不可
欠である。

〔従来の技術〕

従来のウェハ・スケール集積回路の冗長方法として次の
ものが知られている。

すなわち、予めＷＳ＋を構成する各メモリチップごとに
、冗長ワード線および冗長ビット線を設けておき、欠陥
判定試験で検出した不良メモリセルあるいは不良ワード
線や不良ピッＢ＋１を、上記の冗長ワード線や冗長ビッ
ト線で置換して欠陥を救済する。

〔発明が解決しようとする課題〕

しかしながら、このような従来のウェハ・スケール集積
回路の冗長方法にあっては、冗長ワード線や冗長ビット
６１を用いた冗長後に全ピント良とならなければ、その
メモリチップを不良品として扱うものであったため、例
えば、冗長ワード線おヨヒ冗長ヒツト線で最大Ｘビット
のメモリセルを救済可能であった場合に、Ｘ＋１ビツト
の不良の場合にぼそのメモリチップ全体が不良品となり
、ＷＳｉメモリ全体の記憶容量が減小するといった問題
点があった。

そこで、本発明は、１つのメモリチップを複数のブロッ
クに分割し、最大ブロックが得られるように冗長を行っ
てＷＳｉメモリ全体の記憶容量の減小を抑えることを目
的としている。

〔課題を解決するための手段〕

本発明は、上記目的を達成するために、その原理構成を
第１図に示すように、多数のメモリチップをウェハ上に
形成し、各メモリチップごとにｎ（ｎは１を含む整数）
本の冗長ビット線およびｍ（ｍは１を含む整数）本の冗
長ワード線を備えるウェハ・スケール集積回路の冗長方
法において、前記メモリチップを複数のブロックに分割
し、前記冗長ビット線および冗長ワード線で冗長可能な
最大冗長セル数以下の不良セルを含むブロックを冗長候
補ブロックとして決定する第１決定ステップと、該冗長
候補ブロックについて、各ビット線ごとおよびワード線
ごとの不良セル数を数え、１ビット線当りの不良セル数
がｍ＋１個以上である場合には当該ビットを冗長候補ビ
ット線として決定するとともに、１ワード線当りの不良
セル数がｎ＋１個以上である場合には当該ワード線を冗
長候補ワード線として決定する第２決定ステップと、該
冗長候補ビット線と冗長候補ワード線との組み合わせの
中から、メモリチップ当りの有効ブロック取得数が最大
となるような最終的な冗長対象ワード線および冗長対象
ビット線を決定する第３決定ステップと、を含んで構成
している。

〔作用〕

本発明では、各ブロックごとにｎ本の冗長ビット線とｍ
本の冗長ビット線で冗長可能な候補ブロックを決定し、
この候補ブロックごとに冗長候補ビット線および冗長候
補ワード線を決定し、その後、取得ブロック数が最大と
なるように、実際の冗長対象ビット線および冗長対象ワ
ード線の組み合わせを決定する。

このため、冗長ビット線や冗長ワード線によって多くの
不良ブロックを救済できるようになり、仮に救済できな
い不良ブロックが生じたとしてもその数は少ないもので
あるから、例えばＷＳｉ上に形成した小容量のＥＦＲＯ
Ｍに上記救済できなかった不良ブロック情報を書き込み
、この情報に基づいて不良ブロックをマスクする。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２〜９図は本発明に係るウェハ・スケール集積回路の
冗長方法の一実施例を示す図である。

第２図はＷＳｉメモリの全体外観図で、１はウェハ、２
はコネクタ、３はＥＦＲＯＭである。ウェハ１上には、
第３図に示すように多数のメモリチップＴが形成されて
おり、ここでは、図中Ｘ印を付したいくつかのメモリチ
ップＴが不良であると仮定する。

第４図に各メモリチップ間の結線例を示す。各メモリチ
ップＴは、ＤＲＡＭ等のメモリ部Ｍと、命令解読や入出
力信号の選択・切換えを行うとともにメモリ部Ｍとのイ
ンターフェースを行うロジック回路りとからなり、ロジ
ック回路りを介して全てのメモリチップＴが接続されて
いる。

第５図は１つのメモリチップＴのメモリ部Ｍを示す図で
、メモリ部Ｍは、例えば１Ｍビット（２５６×４）の容
量を持っている。但し、図では×１相当に圧縮した状態
を示している。メモリ部Ｍには、ｎ本（例えばｎ＝２）
の冗長ビット線を有するカラム冗長部Ｍｅと、ｍ本（例
えばｍ＝２）の冗長ワード線を有するロウ冗長部ＭＬと
が設けられている。なお、図中のＢ、〜Ｂ２Ｚはブロッ
クを示す。

次に、冗長の具体的な方法について説明する。

冗長は以下のステップを経て行われる。

策上入元１１ このステップでは、例えば×４構成の場合に冗長をとり
やすいように×１相当に圧縮したあと、複数ブロックに
分割する。圧縮は×４の各ビットのＯＲ論理をとって行
い、またブロック分割は３２ブロツクに分割する。

星ｌス±ヱプ このステップでは、冗長ビット線および冗長ワード線で
冗長可能な最大冗長セル数以下の不良セルを含むブロッ
クを冗長候補ブロックとして決定する。本実施例では、
冗長ピント線および冗長ワード線が共に２本（ｎ＝ｍ＝
２）であるから、上記冗長可能な最大冗長セル数Ｃｍａ
ｘは、以下の式で求められる（第６図参照）。

Ｃｍａｘ　−（ブロックのコラム方向ビット数Ｘｎ）＋
（ブロックのロウ方向ビット数Ｘｍ）−冗長ビット線・
ワード線の交点数 Ｃｍａｘ　　−（６４Ｘ２）　　＋　　（１２８Ｘ２）
　　−４＝３８０ビツト すなわち、任意のブロックの不良セルの数が３８０以下
であればそのブロックは冗長候補ブロックとなる。以上
の第１、第２ステップは、第１決定ステップとして機能
する。

１主ス±ヱプ このステップでは、冗長候補ブロックについて、１ビッ
ト線当りの不良セル数を数え、その数がｍ十１以上であ
る場合に、当該ビット線を冗長候補ビット線として決定
する（第７図参照）。これは、１つのビット線方向にｍ
　＋　１個以上の不良セルが存在する場合には、ビット
線と交差するｍ本の冗長ワード線ではこれを救済できな
いからである。

但し、１つのブロック中にｎ＋１本以上の不良ビット線
が存在する場合、０本の冗長ビット線では＋１本以上を
置換できないので、当該ブロックを冗長不可能ブロック
とし、冗長候補ブロックから外す。

第１ス丈１プ 次に、冗長候補ブロックについて、１ワード線当りの不
良セル数を数え、その数がｆｉ＋１以上であれば、当該
ワード線を冗長候補ワード線として決定する（第８図参
照）。これは、１つのワード線方向にｎ　＋　４個以上
の不良セルが存在する場合には、ワード線と交差する０
本の冗長ビット線ではこれを救済できないからである。

但し、１つのブロック中にｍ＋１本以上の不良ワード線
が存在する場合、ｍ本の冗長ワード線では＋１本以上を
置換できないので、当該ブロックを冗長不可能ブロック
とし、冗長候補ブロックから外す。上記の第３、第４ス
テップは第２決定ステップとして機能する。

星ニス±Ｌ１ 上記の第３、第４ステップで、冗長候補ピント線および
冗長候補ワード線が検出されなかった冗長候補ブロック
については、そのブロック内の不良セルが例えば単ビツ
ト不良であって、冗長ビット線あるいは冗長ワード線の
どちらでも置換救済可能であるから、当該不良セルに重
なるビット線とワード線とを共に冗長候補とする。

玉ｌム±１１ このステップでは、上記の各ステップで判定した冗長候
補ビット線と冗長候補ワード線とを組み合わせ、各組み
合わせのなかから、最大のブロックを取得できる組み合
わせを選択する。すなわち、第９図は上記各ステップに
よって判定された冗長候補ビット線、冗長候補ワード線
および単ビツト不良の配置を示す図で、ブロックＢ＋、
Ｂｚ、Ｂ３、Ｂ４内に冗長候補ワード線■が、ブロック
Ｂｔｌ、Ｂ！！、Ｂｚｓ、Ｅ３ｚ４に冗長候補ワード線
■が、ブロックＢ　７　、Ｂ　＋ｓ、Ｂ２２、Ｂ３１に
冗長候補ビット線■■が存在し、また、冗長候補ビット
線■と冗長候補ワード線■の交点（ブロックＢ１□）に
単ビツト不良が存在している。すなわち、３本の冗長候
補ビット線■〜■と、同じく３本の冗長候補ワード線■
〜■が存在している。ここで、これらの■〜■の組み合
わせのなかから、各々２本づつの冗長ビット線、冗長ワ
ード線で救済できない組み合わせを外す。例えば■と■
を組み合わせると■が救済できないので、この組み合わ
せを外し、また、同じく■と■を組み合わせても■が救
済できないので、この組み合わせも外す。したがって、
コラムの組み合わせは■単独か、若しくは■と■しかな
い。

大麦に有効な組み合わせを示す。

表 （１）〜（Ｖｌ）のなかで、取得ブロック数が最大とな
る組み合わせは（Ｉ［［）であるから、この組み合わせ
（Ｉ［［）に従って、コラムに対しては０本の冗長ビッ
ト線で■■を置換し、また、ロウに対してはｍ本の冗長
ワード線で■■を置換する。その結果、欠陥を有するブ
ロックの大多数を救済でき、この実施例では、単ビツト
不良を有するわずか１つのブロック（Ｂ＋ｚ）を残すだ
けとなる。したがって、このブロック（Ｂ＋ｚ）の欠陥
情報を前述のＥＦＲＯＭ３に書き込んでおけば、使用に
際してこのブロック１３＋ｔをマスクしメモリとして使
用しないようにできる。

〔発明の効果〕

本発明によれば、１つのメモリチップを複数ブロックに
分割し、最大ブロックが得られるように冗長を行うよう
にしたので、ＷＳｉメモリ全体の記憶容量の減小を抑え
ることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２〜９図は本発明に係るウェハ・スケール集積回路の
冗長方法の一実施例を示す図であり、第２図はそのＷＳ
ｉメモリの外観図、 第３図はそのウェハの平面図、 第４図はその複数のメモリチップの結線図、第５図はそ
の１つのメモリ部を示す図、第６図はその１つのブロッ
クを示す図、第７図はその１つのブロックの冗長候補ビ
ット線を示す図、 第８図はその１つのブロックの冗長候補ワード線を示す
図、 第９図はその１つのメモリ部の冗長候補ビット線および
冗長候補ワード線の配置を示す図である。 １・・・・・・ウェハ、 ２・・・・・・コネクタ、 ３・・・・・・ＥＰＲｏＭｌ Ｔ・・・・・・メモリチップ、 Ｍ・・・・・・メモリ部、 Ｌ・・・・・・ロジック回路、 Ｍ、・・・・・・カラム冗長部、 Ｍ、・・・・・・ロウ冗長部、 Ｂ、〜Ｂ３２・・・・・・ブロック。 ウェハの平面図 第３図 複数のメモリチップの結線図 第４図 ２Ｃｏｌ（ｎに相当） １つのブロックを示す図 第６図 Ｘ：不良セル Ｘ：不良セル 第 図 第 図 Ｘ：欠陥セル 第 図

Claims (1)

1. 【特許請求の範囲】 多数のメモリチップをウェハ上に形成し、各メモリチッ
   プごとにｎ（ｎは１を含む整数）本の冗長ビット線およ
   びｍ（ｍは１を含む整数）本の冗長ワード線を備えるウ
   ェハ・スケール集積回路の冗長方法において、 前記メモリチップを複数のブロックに分割し、前記冗長
   ビット線および冗長ワード線で冗長可能な最大冗長セル
   数以下の不良セルを含むブロックを冗長候補ブロックと
   して決定する第１決定ステップと、 該冗長候補ブロックについて、各ビット線ごとおよびワ
   ード線ごとの不良セル数を数え、 １ビット線当りの不良セル数がｍ＋１個以上である場合
   には当該ビットを冗長候補ビット線として決定するとと
   もに、１ワード線当りの不良セル数がｎ＋１個以上であ
   る場合には当該ワード線を冗長候補ワード線として決定
   する第２決定ステップと、 該冗長候補ビット線と冗長候補ワード線との組み合わせ
   の中から、メモリチップ当りの有効ブロック取得数が最
   大となるような最終的な冗長対象ワード線および冗長対
   象ビット線を決定する第３決定ステップと、 を含むことを特徴とするウェハ・スケール集積回路の冗
   長方法。