JPH02294128A

JPH02294128A - 位相同期回路

Info

Publication number: JPH02294128A
Application number: JP1114187A
Authority: JP
Inventors: Hidetoshi Tanno; 秀敏丹野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-05-09
Filing date: 1989-05-09
Publication date: 1990-12-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、位相同期回路に関し、特に通信端末装置の位
相同期回路に関するものである。

［従来の技術コ従来、ＩＳＤＮ基本インタフェースに接続される通信端
末装置では、回線からパルス信号を受信する位相同期回
路が、受信パルス信号に基づいてクロック信号を再成゛
する。そして、そのクロツク信号により、各回路動作が
行われる。

ここで、回線からの受信パルス信号はｒＴＴＣ標準ＪＴ
Ｉ４３０．５．５伝送路符号」に示される擬似３値符号
である。第３図にその一例を示すように、無信号３０は
、２進値「１」を表わし、正の信号３ｌ又は負の信号は
、２進値「０」を表わしている。また、ｒＴＴＣ標準Ｊ
ＴＩ４３０．６．２信号」に示されるように、信号なし
の状態をＩＮＦＯＯと定義し、このＩＮＦＯＯは、上述
の２進値ｒｌＪの連続受信状態である。

［発明が解決しようとする課題］しかしながら、上記従来例では、受信パルス信号を最初
に受信した時点では、位相同期回路の位相が受信パルス
信号の位相・に対してランダムな状態であり、特に位相
差が大きいような場合は、同期がとれるまでに長い時間
がかかるという欠点があった。

本発明は、上記課題を解決するために成されたもので、
最初の受信パルス信号に応じてクロツク信号の位相をあ
わせることにより、同期がとられるまでの時間を短縮す
ることができる位相同期回路を提供することを目的とす
る。

［課題を解決するための手段］上記目的を達成するために、本発明の位相同期回路は以
下の構成から成る。即ち、通信端末装置の位相同期回路であって、パルス信号を受
信する受信手段と、該受信手段からの信号に基づいて該
信号の開始点を検出する検出手段と、該検出手段により
検出された開始点に従って位相同期を制御する制御手段
とを備える。

［作用］以上の構成において、パルス信号を受信し、その信号に
基づいて信号の開始点を検出すると、その開始点に従っ
て位相同期を制御するように動作する。

［実施例］以下、添付図面を参照して本発明に係る好適なー実施例
を詳細に説明する。

く回路の説明　（第１図）〉第１図は、本実施例における通信端末装置の位相同期回
路の構成を示すブロック図である。

図示するように、本回路は、レシーバ回路１、エッジ検
出回路２、ＩＮＦＯＯ検出回路３、１ｓｔパルス検出回
路４、ＰＬＬ回路５、カウンタ回路６とを有する。ここ
で、各回路の基本動作を以下に説明する。

まず、レシーバ回路１は、不図示の回線からの受信パル
ス信号１０を入力し、バイナリ信号１１に変換して出力
する回路である。次にエッジ回路２は、上述のレシーバ
回路１からのバイナリ信号１１を入力し、その信号１１
の立ち下がりを検出する回路である。同様に、ＩＮＦＯ
Ｏ検出回路３は、レシーバ回路１よりバイナリ信号１１
を入力し、そのＩＮＦＯＯを検出する回路である。次の
１ｓｔパルス検出回路４は、上述のエッジ検出回路２の
出力するエッジ信号１２及びＩＮＦＯＯ検出回路３の出
力するＩＮＦＯＯ検出信号１３を入力し、最初の受信入
力信号を検出すると１ｓｔパルス信号１４を出力する回
路である。一方ＰＬＬ回路５は、上述したエッジ信号ｌ
２及びカウンタ回路からのクロツク信号１６に基づき、
リタイミングクロツク１５を作成する回路である。最後
にカウンタ回路６は、ＰＬＬ回路５からのりタイミング
クロツク１５により゜、通信端末装置の位相同期回路以
外の各装置を動作させるクロツク信号１６を出力する回
路である。

なお、本実施例での位相同期回路は、独立したクロツク
、例えば、水晶発振器（不図示）からのクロックにより
動作している。

く回路動作の説明　（第２図）〉以上の構成から成る本回路動作を第２図に示すタイムチ
ャートを参照して以下に説明する。

まず、レシーバ回路１は、回線（不図示）から第２図に
示す受信パルス信号１０を受信し、２進値「０」及びｒ
ｌＪから成るバイナリ信号１１を出力する。そしてエッ
ジ検出回路２により、この信号１１の２進値ｒｌｌから
「０」への変化点が検出される毎に、エッジ信号１２が
出力される。

また、バイナリ信号１１の値「１」が所定時間、例えば
、０．５ｍＳ以上連続した場合、ＩＮＦＯＯ検出回路３
では、ＩＮＦＯＯ状態として検出し、ＩＮＦＯＯ信号１
３をオンにする。そして、ＩＮＦＯ信号１３がオンの間
に、バイナリ信号１ｌの値「０」を入力すると、出力を
オフにする。

なお、このオフするタイミングは、ＩＮＦＯｏ検出回路
３を動作させるクロックにおいて、バイナリ償号１ｌの
信号「０」入力より、１クロツク遅延させている。この
遅延は、後述するように、エッジ信号１２とＩＮ’ＦＯ
Ｏ検出信号１３の論理積をとって１ｓｔパルス信号１４
を出力するためであり、具体的には、例えばＤフリツブ
フロップにより行う。

次に、上述のエッジ信号１２とＩＮＦＯＯ信号１３とを
入力し、１ｓｔパルス信号１４を出力する１ｓｔパルス
検出回路４により、回線（不図示）からの伝送開始を検
出することができる。つまり、回線からの伝送が行われ
ている状態か否かを示すＩＮＦＯＯ検出信号１３が、上
述したように、最初のエッジ信号ｌ２の入力から１クロ
ック遅れてオフするため、１ｓｔパルス検出回路４は、
エッジ信号１２とＩＮＦＯＯ信号１３との論理積をとる
ことにより、伝送開始を示す１ｓｔパルス信号ｌ４を出
力することができる。

一方、ＰＬＬ回路５は、エッジ検出回路２からのエッジ
信号１，２及びカウンタ回路６からのクロツク信号１６
に基づいて位相同期を行い、間引いたり、増やしたりし
たりタイミングクロツク１５を出力する。そして、カウ
ンタ回路６では、この出力信号１５を入力し、分周する
ことによって、位相同期回路以外の各回路を動作させる
クロツク信号１６を出力する。またカウンタ回路６の分
周用カウンタに初期値をロードする場合、同期回路の位
相と受信パルス信号１０どの位相があうように設定する
。このことにより、伝送の開始時に、１ｓｔパルス信号
１４を入力すると、分周カウンタにロードを行い、受信
パルス信号１０と位相同期回路の位相を近ずけることが
できる。

［発明の効果］以上説明したように、本発明によれば、最初の受信パ゛
ルス信号に応じてクロツク信号の位相をあわせることに
より、同期がとられるまでの時間を短縮することができ
るという効果がある。

【図面の簡単な説明】

第１図は本実施例における通信端末装置の位相同期回路
の構成を示すブロック図、第２図は本実施例における回路動作を説明するタイムチ
ャート、第３図は擬似３値符号と２進値との関係を示す図である
。図中、１・・・レシーバ回路、２・・・エッジ検出回路
、３・・・ＩＮＦＯＯ検出回路、４・・・１ｓｔパルス
検出回路、５・・・ＰＬＬ回路、６・・・カウンタ回路
である。

Claims

【特許請求の範囲】通信端末装置の位相同期回路であつて、パルス信号を受信する受信手段と、該受信手段からの信号に基づいて該信号の開始点を検出
する検出手段と、該検出手段により検出された開始点に従つて位相同期を
制御する制御手段とを備えることを特徴とする位相同期
回路。