JPH0313009A - アナログデジタル変換器 - Google Patents
アナログデジタル変換器Info
- Publication number
- JPH0313009A JPH0313009A JP14800989A JP14800989A JPH0313009A JP H0313009 A JPH0313009 A JP H0313009A JP 14800989 A JP14800989 A JP 14800989A JP 14800989 A JP14800989 A JP 14800989A JP H0313009 A JPH0313009 A JP H0313009A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- analog
- analog signal
- absolute value
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 7
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 9
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、アナログ信号をデジタル信号に変換する際
に用いて好適なアナログデジタル変換器に関する。
に用いて好適なアナログデジタル変換器に関する。
「従来の技術」
従来のアナログデジタル変換器では、最上位ビットによ
ってアナログ量の正・負を表している。例えば、ＯＢ（
オフセット・バイナリ）コードを用いた場合では、第４
図に示すようにアナログ量かＯｖまたは正の時には最上
位ビットを１°°にし、池の全てのビットで絶対値を表
し、アナログ量が負の値の時には最上位ビットを“０”
にし、他のビットで絶対値を表している。なお、この図
では説明を簡単にするためアナログデジタル変換器の分
解能を３ビツトとしている。
ってアナログ量の正・負を表している。例えば、ＯＢ（
オフセット・バイナリ）コードを用いた場合では、第４
図に示すようにアナログ量かＯｖまたは正の時には最上
位ビットを１°°にし、池の全てのビットで絶対値を表
し、アナログ量が負の値の時には最上位ビットを“０”
にし、他のビットで絶対値を表している。なお、この図
では説明を簡単にするためアナログデジタル変換器の分
解能を３ビツトとしている。
［発明が解決しようとする課題」
ところで、上述した従来のアナログデジタル変換器では
、当該アナログデジタル変換器の分解能（ビット数）は
Ａ／Ｄ変換部の内部コンパレータの電圧分解能および入
力電圧範囲（フルスケール）によって決まる。すなわち
、ＩＬｓＢ（最下位ビット）の精度は第４図に示すよう
に約０．６２Ｖになる。また、この場合の内部コンパレ
ータの電圧分解能が例えば０．７０Ｖであったとすると
、このようなアナログデジタル変換器において、単純に
Ａ／Ｄ変換部の分解能を４ビツト（この場合、ＩＬＳＢ
の精度は約０．３１Ｖになる）に変更しようとしても、
上記内部コンパレータの電圧分解能（０，７０Ｖ）では
識別できない。この結果、従来のアナログデジタル変換
器ではＡ／Ｄ変換部の電圧分解能以上にビット数を増や
すこと、すなわち最終出力としての分解能を上げること
ができないという問題を生じる。
、当該アナログデジタル変換器の分解能（ビット数）は
Ａ／Ｄ変換部の内部コンパレータの電圧分解能および入
力電圧範囲（フルスケール）によって決まる。すなわち
、ＩＬｓＢ（最下位ビット）の精度は第４図に示すよう
に約０．６２Ｖになる。また、この場合の内部コンパレ
ータの電圧分解能が例えば０．７０Ｖであったとすると
、このようなアナログデジタル変換器において、単純に
Ａ／Ｄ変換部の分解能を４ビツト（この場合、ＩＬＳＢ
の精度は約０．３１Ｖになる）に変更しようとしても、
上記内部コンパレータの電圧分解能（０，７０Ｖ）では
識別できない。この結果、従来のアナログデジタル変換
器ではＡ／Ｄ変換部の電圧分解能以上にビット数を増や
すこと、すなわち最終出力としての分解能を上げること
ができないという問題を生じる。
この発明は、上述の問題に鑑みてなされたもので、Ａ／
Ｄ変換部の電圧分解能を変更することなくビット数を増
やし、最終出力としての分解能を上げることのできるア
ナログデジタル変換器を提供することを目的としている
。
Ｄ変換部の電圧分解能を変更することなくビット数を増
やし、最終出力としての分解能を上げることのできるア
ナログデジタル変換器を提供することを目的としている
。
「課題を解決するための手段」
このような問題点を解決するために、この発明ではアナ
ログ信号の正・負を検出する検出回路と、前記アナログ
信号を全波整流する絶対値回路と、２倍の増幅度を有し
、前記全波整流されたアナログ信号を増幅する増幅回路
と、前記増幅回路からのアナログ信号を所定ビットのデ
ジタル信号に変換するアナログデジタル変換部と、前記
検出回路からの正・負信号を最上位ビットとし、前記所
定ビットをその下位ビットとして出力するラッチ回路と
を具備することを特徴とする。
ログ信号の正・負を検出する検出回路と、前記アナログ
信号を全波整流する絶対値回路と、２倍の増幅度を有し
、前記全波整流されたアナログ信号を増幅する増幅回路
と、前記増幅回路からのアナログ信号を所定ビットのデ
ジタル信号に変換するアナログデジタル変換部と、前記
検出回路からの正・負信号を最上位ビットとし、前記所
定ビットをその下位ビットとして出力するラッチ回路と
を具備することを特徴とする。
「作用」
まず、アナログ信号が検出回路および絶対値回路へ供給
される。検出回路では、基準電圧に基づいてアナログ信
号の正・負が検出され、この正・負信号は、最上位ビッ
トとしてラッチ回路へ供給される。
される。検出回路では、基準電圧に基づいてアナログ信
号の正・負が検出され、この正・負信号は、最上位ビッ
トとしてラッチ回路へ供給される。
また、絶対値回路では、基準電圧に基づいてアナログ信
号が正電圧成分のみのアナログ信号に変換される。この
絶対値回路からの出力電圧は、増幅回路で２倍に増幅さ
れる。そして、増幅回路からのアナログ信号はアナログ
デジタル変換部に供給され、このアナログデジタル変換
部で所定ビットのデジタル信号に変換される。そして、
このデジタル信号はラッチ回路に供給される。
号が正電圧成分のみのアナログ信号に変換される。この
絶対値回路からの出力電圧は、増幅回路で２倍に増幅さ
れる。そして、増幅回路からのアナログ信号はアナログ
デジタル変換部に供給され、このアナログデジタル変換
部で所定ビットのデジタル信号に変換される。そして、
このデジタル信号はラッチ回路に供給される。
ラッチ回路では、上述した検出回路からの正・負の信号
とアナログデジタル変換部からのデジタル信号とが所定
のタイミングでラッチされ出力される。
とアナログデジタル変換部からのデジタル信号とが所定
のタイミングでラッチされ出力される。
「実施例」
次に図面を参照してこの発明の実施例について説明する
。
。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。
ある。
この図において、１は最上位ビット用コンパレータであ
り、一方の入力端にアナログ信号ＡＳが供給され、他方
の入力端に基準電圧ＶＲＥＦ（ＯＶ）が供給されると、
ゼロクロスデテクタとして動作するようになっている。
り、一方の入力端にアナログ信号ＡＳが供給され、他方
の入力端に基準電圧ＶＲＥＦ（ＯＶ）が供給されると、
ゼロクロスデテクタとして動作するようになっている。
２は絶対値回路であり、正・負に渡るアナログ信号ＡＳ
を全波整流して正電圧成分のみにする。３はアンプであ
り、絶対値回路２の出力電圧を２倍にすることで、アナ
ログ信号の最大電圧を後述するＡ／Ｄ変換部のフルスケ
ール電圧まで引き上げるようになっている。
を全波整流して正電圧成分のみにする。３はアンプであ
り、絶対値回路２の出力電圧を２倍にすることで、アナ
ログ信号の最大電圧を後述するＡ／Ｄ変換部のフルスケ
ール電圧まで引き上げるようになっている。
４はｎビットのＡ／Ｄ変換部であり、基準電圧ｖ［１８
Ｆに基づいて上記アンプ３の出力電圧をｎビット（例え
ば、３ビツト）のデジタル信号ＤＳに変換するようにな
っている。 ５はラッチ回路であり、上記最上位ビット
用コンパレータ１からの“０”または“１”の２状態を
とる正・負信号を最上位ビットとし、Ａ／Ｄ変換部４か
らのｎビットのデジタル信号ＤＳをその下位ビットとし
て（デジタル信号ＤＳ−、４ビット）出力するようにな
っている。
Ｆに基づいて上記アンプ３の出力電圧をｎビット（例え
ば、３ビツト）のデジタル信号ＤＳに変換するようにな
っている。 ５はラッチ回路であり、上記最上位ビット
用コンパレータ１からの“０”または“１”の２状態を
とる正・負信号を最上位ビットとし、Ａ／Ｄ変換部４か
らのｎビットのデジタル信号ＤＳをその下位ビットとし
て（デジタル信号ＤＳ−、４ビット）出力するようにな
っている。
また、上述した最上位ビット用コンパレータ１絶対値回
路２．アンプ３．Ａ／Ｄ変換部４．ラッチ回路５および
基準電圧用の抵抗等は、時間誤差を無くすために同−Ｉ
Ｃ（集積回路）基板上に形成されている。
路２．アンプ３．Ａ／Ｄ変換部４．ラッチ回路５および
基準電圧用の抵抗等は、時間誤差を無くすために同−Ｉ
Ｃ（集積回路）基板上に形成されている。
次に、上記構成によるこの実施例の動作について説明す
る。
る。
まず、第２図（ａ）に示すアナログ信号ＡＳ（例えば、
±２．５Ｖ）が最上位ビット用コンパレータ１および絶
対値回路２へ供給される。最上位ビット用コンパレータ
ｌでは、基準電圧ＶＩＩＥＦ（０■）に基づいてアナロ
グ信号Ａｓの正・負が検出される。すなわち、アナログ
信号ＡＳがＱＶ以上（正の値）の場合には最上位ビット
用コンパレータ１からは“１”が出力され、負の場合に
は°０”が出力される。この１”または°“０”の信号
は、最上位ビットとしてラッチ回路５へ供給される。
±２．５Ｖ）が最上位ビット用コンパレータ１および絶
対値回路２へ供給される。最上位ビット用コンパレータ
ｌでは、基準電圧ＶＩＩＥＦ（０■）に基づいてアナロ
グ信号Ａｓの正・負が検出される。すなわち、アナログ
信号ＡＳがＱＶ以上（正の値）の場合には最上位ビット
用コンパレータ１からは“１”が出力され、負の場合に
は°０”が出力される。この１”または°“０”の信号
は、最上位ビットとしてラッチ回路５へ供給される。
また、絶対値回路２では、基準電圧Ｖ ＲＩＩＦに基づ
いてアナログ信号ＡＳが第２図（ｂ）に示すＯ〜２．５
ｖの正成分のみの信号に変換される。そして、絶対値回
路２からの出力電圧は、アンプ３に供給されて第２図（
Ｃ）に示すＯ〜５ｖの信号に増幅される。この０〜５■
の信号はＡ／Ｄ変換部４に供給され、このＡ／Ｄ変換部
４で第３図に示すように３ビツトのデジタル信号ＤＳに
変換される。この場合、Ａ／Ｄ変換部４の内部コンパレ
ータの電圧分解能は従来と同様であるが、アナログ信号
ＡＳの半周期に相当する電圧を３ビツトのデジタル信号
ＤＳに変換しているため、実質的にはＩＬｓＢの精度は
０．３１Ｖに相当する。そして、このデジタル信号ＤＳ
はラッチ回路５に供給される。
いてアナログ信号ＡＳが第２図（ｂ）に示すＯ〜２．５
ｖの正成分のみの信号に変換される。そして、絶対値回
路２からの出力電圧は、アンプ３に供給されて第２図（
Ｃ）に示すＯ〜５ｖの信号に増幅される。この０〜５■
の信号はＡ／Ｄ変換部４に供給され、このＡ／Ｄ変換部
４で第３図に示すように３ビツトのデジタル信号ＤＳに
変換される。この場合、Ａ／Ｄ変換部４の内部コンパレ
ータの電圧分解能は従来と同様であるが、アナログ信号
ＡＳの半周期に相当する電圧を３ビツトのデジタル信号
ＤＳに変換しているため、実質的にはＩＬｓＢの精度は
０．３１Ｖに相当する。そして、このデジタル信号ＤＳ
はラッチ回路５に供給される。
次に、ラッチ回路５では、上述した最上位ビット用コン
パレータ１からの正・負信号が最上位ビットとされ、Ａ
／Ｄ変換部４からのデジタル信号ＤＳがその下位ビット
として所定のタイミングでラッチされて４ビツトのデジ
タル信号ＤＳ＝とじて出力される。
パレータ１からの正・負信号が最上位ビットとされ、Ａ
／Ｄ変換部４からのデジタル信号ＤＳがその下位ビット
として所定のタイミングでラッチされて４ビツトのデジ
タル信号ＤＳ＝とじて出力される。
以上のように、この実施例では、従来アナログ量の絶対
値を２ビツトで表していたアナログ信号ＡＳをＡ／Ｄ変
換部４の電圧分解能を変えることなく３ビツトで表すこ
とができるようになり、ＩＬＳＢの精度を２倍に上げる
ことができる。
値を２ビツトで表していたアナログ信号ＡＳをＡ／Ｄ変
換部４の電圧分解能を変えることなく３ビツトで表すこ
とができるようになり、ＩＬＳＢの精度を２倍に上げる
ことができる。
「発明の効果」
以上説明したように、この発明によればアナログ信号の
正・負を検出するとともに、当該アナログ信号を絶対値
化し、かつ、絶対値化されたアナログ信号の最大出力電
圧をアナログデジタル変換部のフルスケール電圧まで引
き上げることによって、アナログデジタル変換部の電圧
分解能を変更せずにビット数を増やし、最終出力として
の分解能を上げることのできる利点が得られる。
正・負を検出するとともに、当該アナログ信号を絶対値
化し、かつ、絶対値化されたアナログ信号の最大出力電
圧をアナログデジタル変換部のフルスケール電圧まで引
き上げることによって、アナログデジタル変換部の電圧
分解能を変更せずにビット数を増やし、最終出力として
の分解能を上げることのできる利点が得られる。
第１図は、この発明の一実施例の構成を示すブｏ ツク
図、第２図（ａ）〜（Ｃ）および第３図は同実施例の動
作を説明するための波形図、第４図は従来のアナログデ
ジタル変換器の動作を説明するための波形図である。 ｌ・・・・・・最上位ビット用コンパレータ（検出回路
）２・・・・・・絶対値回路、３・・・・・・アンプ（
増幅回路）、４・・・・・・Ａ／Ｄ変換部（アナログデ
ジタル変換部）、５・・・・・・ラッチ回路。 （０） （ｂ） ｔｃ）
図、第２図（ａ）〜（Ｃ）および第３図は同実施例の動
作を説明するための波形図、第４図は従来のアナログデ
ジタル変換器の動作を説明するための波形図である。 ｌ・・・・・・最上位ビット用コンパレータ（検出回路
）２・・・・・・絶対値回路、３・・・・・・アンプ（
増幅回路）、４・・・・・・Ａ／Ｄ変換部（アナログデ
ジタル変換部）、５・・・・・・ラッチ回路。 （０） （ｂ） ｔｃ）
Claims (1)
- アナログ信号の正・負を検出する検出回路と、前記アナ
ログ信号を全波整流する絶対値回路と、２倍の増幅度を
有し、前記全波整流されたアナログ信号を増幅する増幅
回路と、前記増幅回路からのアナログ信号を所定ビット
のデジタル信号に変換するアナログデジタル変換部と、
前記検出回路からの正・負信号を最上位ビットとし、前
記所定ビットをその下位ビットとして出力するラッチ回
路とを具備することを特徴とするアナログデジタル変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14800989A JPH0313009A (ja) | 1989-06-09 | 1989-06-09 | アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14800989A JPH0313009A (ja) | 1989-06-09 | 1989-06-09 | アナログデジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0313009A true JPH0313009A (ja) | 1991-01-22 |
Family
ID=15443065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14800989A Pending JPH0313009A (ja) | 1989-06-09 | 1989-06-09 | アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0313009A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122072A (en) * | 1976-03-03 | 1977-10-13 | Us Government | Wide dynamic range wideeband analoggtoodigital converting system |
| JPS55161423A (en) * | 1979-06-04 | 1980-12-16 | Chino Works Ltd | Signal converter |
| JPS564930A (en) * | 1979-06-27 | 1981-01-19 | Hitachi Ltd | Bipolar analog-digital conversion system |
-
1989
- 1989-06-09 JP JP14800989A patent/JPH0313009A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122072A (en) * | 1976-03-03 | 1977-10-13 | Us Government | Wide dynamic range wideeband analoggtoodigital converting system |
| JPS55161423A (en) * | 1979-06-04 | 1980-12-16 | Chino Works Ltd | Signal converter |
| JPS564930A (en) * | 1979-06-27 | 1981-01-19 | Hitachi Ltd | Bipolar analog-digital conversion system |
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