JPH03214735A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03214735A JPH03214735A JP969190A JP969190A JPH03214735A JP H03214735 A JPH03214735 A JP H03214735A JP 969190 A JP969190 A JP 969190A JP 969190 A JP969190 A JP 969190A JP H03214735 A JPH03214735 A JP H03214735A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高融点金属
シリサイトからなる配線と多結晶シリコン層との接続方
法に関する。
シリサイトからなる配線と多結晶シリコン層との接続方
法に関する。
高融点金属シリサイドからなる配線と多結晶シリコン層
との接続工程を有する従来の半導体装置の製造方法を、
第２図を用いて説明する。まず第２図（ａ）に示すよう
に、半導体基板１上に酸化シリコン膜等の第１層間絶縁
膜２を形成した後、Ｗ Ｓ ｉ ２等の高融点金属シリ
ザイトの配線３を形成し、次いでリンガラス等からなる
第２層間絶縁膜４を形成する。その後、通常のリソグラ
フィー技術及びエッチング技術を用いてコンタクト孔５
を開孔する。
との接続工程を有する従来の半導体装置の製造方法を、
第２図を用いて説明する。まず第２図（ａ）に示すよう
に、半導体基板１上に酸化シリコン膜等の第１層間絶縁
膜２を形成した後、Ｗ Ｓ ｉ ２等の高融点金属シリ
ザイトの配線３を形成し、次いでリンガラス等からなる
第２層間絶縁膜４を形成する。その後、通常のリソグラ
フィー技術及びエッチング技術を用いてコンタクト孔５
を開孔する。
次に第２図（ｂ）に示すように、このコンタク１・孔５
を埋めるように多結晶シリコン膜７を全面にＣＶＤ法に
より成長させる。
を埋めるように多結晶シリコン膜７を全面にＣＶＤ法に
より成長させる。
多結晶シリコン層のＣＶＤ成長は通常、低圧炉内で行わ
れるが、比較的高温であり、入炉の際にウェハーが酸素
雰囲気にさらされているので、高融点金属シリサイド配
線３の表面にシリサイド酸化物８が生ずる場合があり、
コンタクト不良の原因となっていた。
れるが、比較的高温であり、入炉の際にウェハーが酸素
雰囲気にさらされているので、高融点金属シリサイド配
線３の表面にシリサイド酸化物８が生ずる場合があり、
コンタクト不良の原因となっていた。
上述した従来の高融点金属シリサイド配線と多結晶シリ
コン層との接続方法では、エッチングによって高融点金
属シリサイド配線の表面がダメージを受けた状態で多結
晶シリコン層をＣＶＤ法により成長させるが、この種の
ＣＶＤ炉は比較的高温であり、入炉の際にウェハーが酸
素雰囲気にさらされているので、高融点金属シリサイド
配線表面にシリサイド酸化物が発生し、コンタクト不良
になり易く、半導体装置の信顆性及び歩留りを低下させ
るという欠点がある。
コン層との接続方法では、エッチングによって高融点金
属シリサイド配線の表面がダメージを受けた状態で多結
晶シリコン層をＣＶＤ法により成長させるが、この種の
ＣＶＤ炉は比較的高温であり、入炉の際にウェハーが酸
素雰囲気にさらされているので、高融点金属シリサイド
配線表面にシリサイド酸化物が発生し、コンタクト不良
になり易く、半導体装置の信顆性及び歩留りを低下させ
るという欠点がある。
本発明の半導体装置の製造方法は、半導体基板上に高融
点金属シリサイドからなる配線を形成する工程と、前記
配線を含む全面に絶縁膜を形成する工程と、前記絶縁膜
にコンタクト孔を形成する工程と、不活性ガス雰囲気中
におけるスパッタリング法により前記コンタクト孔を含
む全面に多結晶シリコン層を堆積する工程とを含んで構
成される。
点金属シリサイドからなる配線を形成する工程と、前記
配線を含む全面に絶縁膜を形成する工程と、前記絶縁膜
にコンタクト孔を形成する工程と、不活性ガス雰囲気中
におけるスパッタリング法により前記コンタクト孔を含
む全面に多結晶シリコン層を堆積する工程とを含んで構
成される。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの半導体チップの断面図である。
めの半導体チップの断面図である。
まず第１図（ａ＞に示すように、半導体基板１上にトラ
ンジスタ、ダイオードなどの素子を形成した後、第１層
間絶縁膜２として酸化シリコン膜を通常のＣＶＤ法によ
り約２ ０ ０ ０Ａの厚さに成長させる。次に全面に
タンクステンシリサイド（ＷＳｉ２）を通常のスバッタ
リンク法により、厚さ約］００〇八堆積さぜな後、リソ
ク゛ラフィー技術によりパターニンクしてタンクステン
シリザイドからなる配線３を形成する。その後、第２層
間絶縁膜４としてリンガラス膜（ＰＳＧ膜）を厚さ約４
００ＯＡ成長させた後、リソクラフィー技術及びエッチ
ンク技術を用いてコンタク１・孔５を形成する。
ンジスタ、ダイオードなどの素子を形成した後、第１層
間絶縁膜２として酸化シリコン膜を通常のＣＶＤ法によ
り約２ ０ ０ ０Ａの厚さに成長させる。次に全面に
タンクステンシリサイド（ＷＳｉ２）を通常のスバッタ
リンク法により、厚さ約］００〇八堆積さぜな後、リソ
ク゛ラフィー技術によりパターニンクしてタンクステン
シリザイドからなる配線３を形成する。その後、第２層
間絶縁膜４としてリンガラス膜（ＰＳＧ膜）を厚さ約４
００ＯＡ成長させた後、リソクラフィー技術及びエッチ
ンク技術を用いてコンタク１・孔５を形成する。
次に第１図（ｂ）に示すように、真空に近い状態で高周
波により表面処理（ＲＦエッチング）を行った後、ひき
続いてＡｒガス雰囲気中でのスバッタリンク法により、
多結晶シリコン膜６を約］５００八の厚さに堆積する。
波により表面処理（ＲＦエッチング）を行った後、ひき
続いてＡｒガス雰囲気中でのスバッタリンク法により、
多結晶シリコン膜６を約］５００八の厚さに堆積する。
次に第１図（ｃ）に示すように、導電性を得るなめに、
基板全面に高濃度のリン（ １ ０ １６ｃｍ””）を
イオン注入する。その後低濃度のフッ化水素酸で数十秒
表面をエッチングした後、通常のＣＶＤ法により多結晶
シリコン膜７を約１μｍの厚さに成長させる。この状態
で多結晶シリコンＩＩ！６．７をパターニングして上層
配線とする。
基板全面に高濃度のリン（ １ ０ １６ｃｍ””）を
イオン注入する。その後低濃度のフッ化水素酸で数十秒
表面をエッチングした後、通常のＣＶＤ法により多結晶
シリコン膜７を約１μｍの厚さに成長させる。この状態
で多結晶シリコンＩＩ！６．７をパターニングして上層
配線とする。
尚、等方性のドライエッチング技術によって多結晶シリ
コン膜６，７を第２層間絶縁膜４の表面が露出するまで
エッチングし、コンタクト孔５中に多結晶シリコンが埋
め込まれた状態にし、その後、アルミニウム等の金属を
スパッタリング法で堆積し、リソグラフィー技術によっ
てパターニンクしてアルミニウムからなる上層配線を形
成したちよい。
コン膜６，７を第２層間絶縁膜４の表面が露出するまで
エッチングし、コンタクト孔５中に多結晶シリコンが埋
め込まれた状態にし、その後、アルミニウム等の金属を
スパッタリング法で堆積し、リソグラフィー技術によっ
てパターニンクしてアルミニウムからなる上層配線を形
成したちよい。
このように本実施例によれば、タングステンシリサイド
からなる配線と多結晶シリコン膜との界面に酸化物が発
生するのを防ぐことができるため、コンタクト不良をな
くすことができる。
からなる配線と多結晶シリコン膜との界面に酸化物が発
生するのを防ぐことができるため、コンタクト不良をな
くすことができる。
５
なお、上記実施例においてはタンクステンシリサイド単
独の配線について説明したが、多結晶シリコン層と高融
点金属シリサイド層からなる多層構造（ポリサイト）の
配線であってもよいことは勿論である。
独の配線について説明したが、多結晶シリコン層と高融
点金属シリサイド層からなる多層構造（ポリサイト）の
配線であってもよいことは勿論である。
以上説明したように本発明は、高融点金属シリサイドか
らなる配線層に直接多結晶シリコン膜を不活性力ス雰囲
気におけるスパッタリング法により堆積することにより
、シリサイド表面の酸化を防ぎシリサイド配線と多結晶
シリコン層間のコンタクト不良をなくすことができる。
らなる配線層に直接多結晶シリコン膜を不活性力ス雰囲
気におけるスパッタリング法により堆積することにより
、シリサイド表面の酸化を防ぎシリサイド配線と多結晶
シリコン層間のコンタクト不良をなくすことができる。
従って半導体装置の信頼性及び歩留りを向上させること
ができる。
ができる。
【図面の簡単な説明】
第１図＜ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの半導体チップの断面図、第２図（ａ＞，（１＋）は
従来の半導体装置の一例の製造方法を説明するための半
導体チップの断面図であ＝６ る。 ］・・・半導体基板、２・第１層間絶縁膜、３・
・・配線、４・・・第２層間絶縁膜、５・・・コンタク
ト孔、６，７・・多結晶シリコン膜、８・・・シリザイ
ド酸化物。
めの半導体チップの断面図、第２図（ａ＞，（１＋）は
従来の半導体装置の一例の製造方法を説明するための半
導体チップの断面図であ＝６ る。 ］・・・半導体基板、２・第１層間絶縁膜、３・
・・配線、４・・・第２層間絶縁膜、５・・・コンタク
ト孔、６，７・・多結晶シリコン膜、８・・・シリザイ
ド酸化物。
Claims (1)
- 半導体基板上に高融点金属シリサイドからなる配線を形
成する工程と、前記配線を含む全面に絶縁膜を形成する
工程と、前記絶縁膜にコンタクト孔を形成する工程と、
不活性ガス雰囲気中におけるスパッタリング法により前
記コンタクト孔を含む全面に多結晶シリコン層を堆積す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP969190A JPH03214735A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP969190A JPH03214735A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214735A true JPH03214735A (ja) | 1991-09-19 |
Family
ID=11727247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP969190A Pending JPH03214735A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214735A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502229A (en) * | 1994-03-23 | 1996-03-26 | Dow Corning Asia, Ltd. | Diphenylsiloxane oligomers functionalized at both terminal and method for the preparation thereof |
| KR100268805B1 (ko) * | 1997-12-31 | 2000-10-16 | 김영환 | 반도체소자의콘택형성방법 |
-
1990
- 1990-01-19 JP JP969190A patent/JPH03214735A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502229A (en) * | 1994-03-23 | 1996-03-26 | Dow Corning Asia, Ltd. | Diphenylsiloxane oligomers functionalized at both terminal and method for the preparation thereof |
| KR100268805B1 (ko) * | 1997-12-31 | 2000-10-16 | 김영환 | 반도체소자의콘택형성방법 |
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