JPH03131146A - コンピュータデバイス、網及びコンピュータ間の通信を制御するための方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータ間の通信を制御するための方法に
関する。

〔従来の技術〕

単一シリコン　チップ上のプロセッサ及びメモリーから
成るマイクロコンピュータが知られているが、このプロ
セッサはメモリーからのプログラマブル　インストラク
ションに従って動作する。

このようなマイクロコンピュータの具体的な例が合衆国
特許１４７０４６７８号において説明されている。この
マイクロコンピュータは四つのシリアル　メツセージ　
リンクを持ち、各々が専用のピンを持つペアの単向通信
チャネルを含み、マイクロコンピュータとこれと接続さ
れたデバイスとの間で反対方向にメツセージをバスする
ことができる。このデバイスはもう一つの類似するマイ
クロコンピュータであり得る。つまり、一つのマイクロ
コンピュータのシリアル　リンクの出力ビン及び入力ビ
ンがそれぞれ単向通信チャネルによって他方のマイクロ
コンピュータのシリアル　リンクの入力ピン及び出力ピ
ンに接続される。これら単向通信チャネルはハード配線
あるいは他の物理的手段によって実現されるために、こ
こでは“ハード“チャネルと呼ばれる。

このようなマイクロコンピュータは各々のプロセスがそ
のマイクロコンピュータ上で実行されるプログラムの所
定のインストラクション　セットである数個の並行プロ
セスを実行する能力を持つ。

このマイクロコンピュータはその時間を複数のプロセス
間で分割することによって複数のプロセスを一緒に遂行
する。−緒に遂行されるプロセスは並行プロセスと呼ば
れる。任意の時間において、実際にはこれらプロセスの
一つのみがマイクロコンピュータによって実行されてお
り、このプロセスは現プロセスと呼ばれる。マイクロコ
ンピュータによって実行されるべき個々の並行プロセス
は、そのプロセスによって操作されるローカル変数及び
−時的な値を保持するための作業空間と呼ばれるメモリ
ーの領域を使用する。このマイクロコンピュータは同一
マイクロコンピュータ上の並行プロセス間の通信のみで
なく、ハード　チャネルを介して、網内に接続された異
なるマイクロコンピュータ上のプロセス間の通信も許す
。並行プロセス間であるか、異なるマイクロコンピュー
タ上のプロセス間であるかにかかわらず、このマイクロ
コンピュータは同期されたプロセスからプロセスへの通
信を提供するように動作する。これは、合衆国特許第４
７０４６７８号において詳細に説明されており、この内
容がここにも参考のために編入される。本発明の理解を
助けるためにここで簡単な説明を行う。前述の如く、こ
のマイクロコンピュータは複数の並列プロセスを処理す
る。これは、従って、任意の時間においてどのプロセス
が遂行されるべきかを決定するための計画を作るシステ
ムを提供する。現プロセスの作業空間と実行されるのを
待っている他のプロセスの作業空間が一つのリストを形
成し、ここで、個々の作業空間の一つの位置がこのリス
ト上の次のプロセスの作業空間ポインタを保持する。こ
のプロセッサは、通常、このリスト上のプロセスをシー
ケンス類に実行し、現プロセスのスケジュールが解除さ
れると次のプロセスに進む。現プロセスはそれ以降のイ
ンストラクションを遂行することを止め、プロセッサは
次のプロセスのアドレスによって同定される次のプロセ
スに進む。プロセスは、しばしば、これがチャネル番号
によって同定今れるあるチャネルにデータを出力するこ
とを要求するインストラクションに到達することによっ
てスケジュールから解除される。このデータを受信する
ことを意図するプロセスが異なるマイクロコンピュータ
上にあるときは、このチャネルは、上に説明のようにマ
イクロコンピュータを相互接続するハードチャネルであ
り得る。同一マイクロコンピュータによって遂行される
異なるプロセス間の通信を可能とするために、メモリー
内に複数のソフト　チャネルと呼ばれるものが提供され
る。個々のソフト　チャネルはメモリー内の２語位置か
ら成るが、一つは、チャネルを使用することを望んでい
るプロセスを同定するために使用され、第二の位置は、
このチャネルを通じて通信されるべきデータを保持する
ために使用される。出力プロセスは、“入力プロセス゛
つまり、データが向けられるプロセスがそのデータを受
信し、この出力プロセスに確認メツセージを戻すまでは
、スケジュールから解除された状態とならない。確認メ
ツセージを受信した時点で、このプロセスはスケジュー
ルから解除され、実行を待つプロセスのリストの最後に
置かれる。この入力及び出力プロセスは、通信プロセス
と呼ばれる。

上のことから、一つのマイクロコンピュータ上のプロセ
スの他のマイクロコンピュータ上のプロセスと同時に通
信できる数は、使用できるハードチャネルの数によって
制限されることが明らかである。また、数個のプロセス
が通信のために同一のハード　チャネルを要求するよう
な場合は、個々のマイクロコンピュータ上に個々のメツ
セージリンクの使用を計画するプロセスを提供すること
が必要となる。上のことから、これらリンクは、データ
を受信し、これを入力プロセスに割り当てる責務を持つ
のみでなく、確認を生成し、これを出力プロセスに戻す
責務を持つことが明らかである。また、網内のマイクロ
コンピュータにプロセスを割り当てるとき、通信するプ
ロセスは、同一マイクロコンピュータ上に、あるいはメ
ツセージリンクによって直接に接続されたマイクロコン
ピュータ上に位置されることが必要である。

これらの全ては、マイクロコンピュータ網の現在のユー
ザー及び設計者によって現在受は入れられている制約で
ある。

〔発明の要約〕

本発明の一面によると、各々がシーケンスのインストラ
クションを含む複数の並行プロセスを実行するためのプ
ロセッサ、このコンピュータ　デバイスとは別のデバイ
スに接続するための入力及び出力を持ち、このコンピュ
ータ　デバイスとこの別のデバイスとの間でメツセージ
　パケットをシーケンス順に送信するための少なくとも
一つのメツセージ　リンク、各々がこのメモリーによっ
て提供される複数のアドレス可能な仮想通信リンク、及
びこのプロセッサ、メモリー、及びメツセージ　リンク
に結合された通信制御回路を含むコンピュータ　デバイ
スが提供されるが、この通信制御回路は： （ｉ）　　このプロセッサによるメツセージ　インスト
ラクションの実行に応答して、この仮想通、化リンクの
選択された一つにアドレスし、この選択された一つにこ
の仮想通信リンクを通じて通信されるべきメツセージに
関する情報をロードし；また （１ｉ）　　この一つのメツセージ　リンクを通じての
複数の仮想通信リンクと関連するメツセージパケットの
シーケンシャル伝送を制御する。

プロセスがメツセージを送ることを望むとき、プロセス
は、好ましくは、通信制御回路にメツセージ送信の要求
を出力するが、この要求は、それを介してメツセージが
送られるべき仮想通信リンクを同定するアドレス部分及
びその要求を行なっているプロセスを同定するためのプ
ロセス記述子を含む。

このプロセス記述子は、好ましくは、送信プロセスの作
業空間を構成するメモリー位置に対するポインタを含み
、また、そのプロセスの優先度を示す。送信されるべき
データに対するポインタが次にこの作業空間から（通信
制御回路によって知られている）一定の空間だけオフセ
ットされた位置に格納される。

好ましくは、この通信制御回路は、このプロセッサによ
って実行されているプロセスと別のデバイスのプロセッ
サによって実行されているプロセスとの間でメツセージ
が同期されたプロセスからプロセスへの通信が実現され
るような方法にて送られるように動作可能である。同期
されたプロセスからプロセスへの通信とは、通信プロセ
スがメツセージの伝送が実行されるとき対応するプログ
ラム　ステージにあることを意味する。

このメモリーはまたこのプロセッサによって実行される
並行プロセスが互いに通信できるようにするための通信
チャネルを提供する。この通信チャネルは、同様に、こ
のプロセッサの並行プロセス間の同期されたプロセスか
らプロセスへの通信を許す。これら通信チャネルは、一
つの実施態様においては、合衆国特許第４７０４６７８
号との関連において上に説明のソフト　チャネルに対応
する。あるメモリー位置が（内部通信のための）ソフト
　チャネルとして働くべきか、あるいは（外部通信のた
めの）ハード　チャネルとして働くべきかの決定は、メ
モリー位置のアドレスのみによって行なわれる。

このコンピュータ　デバイスは、好ましくは、単一チッ
プ上のこのプロセッサ、メモリー及び通信制御回路を提
供する集積回路から成る。

本発明は、もう−面においは、これらコンピュータ　デ
バイスのそれらのメツセージ　リンクによって相互接続
された網を提供する。

もう−面によると、本発明は、プロセッサ、ＲＡＭを含
むメモリー、通信制御回路、及びコンピュータ　デバイ
スとは別のデバイスに接続された入力及び出力を持ち、
コンピュータとこの別のデバイスとの間のメツセージ　
パケットの伝送を行なうための少なくとも一つのメツセ
ージ　リンクを含むコンピュータ　デバイス内において
並行プロセスを実行するための方法を提供するが、この
方法は、複数のアドレス可能なメモリー位置を仮想通信
リンクとして割り当てるステップ、複数のメツセージ　
インストラクションを含むシーケンスのインストラクシ
ョンを実行するステップ、これらメツセージ　インスト
ラクションの個々の実行に応答して、通信制御回路を動
作し、一つの選択可能な仮想通信リンクにアドレスし、
この選択されたリンクに送信されるべきメツセージに関
する情報をロードするステップ、及びこの通信制御回路
を使用して、この一つのメツセージ　リンクを通じての
メツセージ　パケットのシーケンシャル伝送を遂行する
ステップを含む。

好ましくは、メツセージ　リンクを使用することを待つ
仮想通信リンクの持ち行列が個々の仮想通信リンクに次
の仮想通信リンクに対するポインタをロッドし、これに
よって連結されたリストを形成することによって形成さ
れる。

この好ましい実施態様においては、個々のメツセージ　
リンクが同期されたプロセスからプロセスへの通信を提
供するように構成されるが、ここで、ある一つの仮想リ
ンクを使用する一つのコンピュータ上のプローブの実行
によって出力される個々のメツセージ　パケットは、こ
れと同一の仮想リンクを使用してさらにメツセージ　パ
ケットを送る前に入力デバイスから確認を得る。

メツセージ　リンクを使用することを待つ個々の仮想リ
ンクは、こうして連結されたリスト内の二つの位置を採
択することができるが、第一の位置はデータ　パケット
の出力に関連し、そして、第二の位置は、確認パケット
の出力に関連する。

好ましくは、個々の仮想通信リンクは、それと関連して
、その仮想通信リンクにアドレスされた入りメツセージ
　パケットを格納するためのバッファー　メモリ位置を
持つ。このケースにおいては、プロセスがメツセージを
受信する準備ができると、プロセッサは通信制御回路に
対して一つの要求を送る。通信制御回路はメツセージ受
信要求に応答して、メツセージが期待される仮想リンク
を同定し、その仮想リンクと関連するバッファーメモリ
位置がデータを含むか否かを確かめ、データを含むとき
は、このデータをこのプロセッサによって取らせ、デー
タを含まないときは、受信プロセスを同定するプロセス
記述子をこの仮想通信リンク内に格納させる。

このメツセージ　リンクを介してのメツセージの出力及
び受信を制御するために要求される制御論理を簡素化す
るために、及びこれら仮想通信リンクに対するメモリー
空間をあらかじめ割り当てることができるようにするた
めに、個々のメツセージが所定のビット長を超えない一
つあるいは複数のメツセージ　パケットに分割される。

このプロセッサによって実行されるこれらプロセスによ
って送られるメツセージはデータを含み、ここでは、“
データ　パケット”と呼ばれる。データパケットはメツ
セージ全体の長さを同定するデータ　カウントを含む。

個々の仮想通信リンクは、送られるべきメツセージ及び
受信されるべきメツセージのデータ　カウントを格納す
るためのそれぞれのメモリー位置を含む。同期されたプ
ロセスからプロセスへの通信を実現するために、メツセ
ージの伝送が全て完了したときにのみ確認が送られる。

本発明の概念は、データ　パケット及び確認パケットの
両方の出力をメツセージ　リンクを待つ持ち行列内の次
の仮想リンクを同定するために個々の仮想リンクの持ち
行列ポインタを使用することによって制御するために使
用することができる。

データ　パケットを送信するために、仮想リンクに対す
る持ち行列ポインタはある一つのアドレスをポイントす
るが、確認パケットを送信するために、持ち行列ポイン
タは、その仮想リンクに対する異なるアドレスをポイン
トする。こうすることにより、この出力通信チャネルに
対して単一の持ち行列が存在し、個々の仮想リンクは、
持ち行列内の二つの位置を採択する能力を持つ（一つは
データ　パケットに対して使用され、もう一つは確認パ
ケットに対して使用される）。

マイクロコンピュータは複数のメツセージ　リンクを持
つことができるが、セットの仮想リンクが個々の特定の
出力通信チャネルのために使用される。マイクロコンピ
ュータがその内容がここに参考のために編入されている
我々の未決の特許請求第号　　　　　　　（Ｐａｇｅ　
ＷＨＩＴＥ　＆Ｐａｒｒｅｒ　Ｒｅｆ’。

６４３１　ｇ）において説明されるような経路指定スイ
ッチと組合わせられた場合、全てのメツセージはこのス
イッを介してルートされ、従って、全てのメツセージ　
リンクを処理するために単一の持ち行列が形成される。

個々の仮想リンクはパケット見出しを同定するためのメ
モリー位置を持つ。このパケット見出しは、送信される
べきメツセージ　パケットに、その宛先が網内の別のマ
イクロコンピュータ上の仮想リンクであるとき、最終宛
先を同定するためにメツセージ　パケットに加えられる
。

網内の個々のマイクロコンピュータ上のこのアドレス可
能な仮想通信リンクの概念を使用することにより、マイ
クロコンピュータの個々のハードリンク上に複数のメツ
セージを多重化することができ、マイクロコンピュータ
は直接これに接続されてないデバイスと、このデバイス
が類似するアドレス可能な仮想通信チャネルを持つとい
う前提にてこれと通信することができる。これは、ある
プロセスを網内の異なるマイクロコンピュータ上で実行
されるべき複数のプロセスに分割するとき、網アーキテ
クチュアの詳細を知る必要がないことを意味する。これ
は、プログラマ−の仕事を非常に楽にする。

好ましくは、相互接続されたマイクロコンピュータの網
内においては、ある一つのマイクロコンピュータ上の個
々の仮想リンクは、別のマイクロコンピュータ上の仮想
リンクとペアにされるが、この別のマイクロコンピュー
タは前者のマイクロコンピュータに直接に、あるいは我
々の未決の英国特許申請第　　　　　　　及び ＣＰａｇｅ　Ｗｈｉｔｅ　＆　Ｐａｒｒｃｒ　Ｒｅｆ’
ｓ　：　６４３１　ｇ及び）において説明のタイプの経
路指定スイッチあるいは経路指定スイッチの網を介して
接続することができる。この仮想リンクは、個々の仮想
リンクが遠隔マイクロコンピュータ上のペアの受信仮想
リンクを同定する情報を含み、その仮想リンク上に送ら
れるメツセージ　パケットが、常に、このペアの受信仮
想リンクに向けられ、この受信仮想リンクを介して送ら
れる確認がそれによってメツセージ　パケットが送られ
た仮想リンクに戻るように向けられるという意味におい
てペア化される。こうして、永久チャネルがプログラマ
−の指示によって任意のプログラムを実行するように網
が確立されるときに仮想リンク内に正しい情報をロード
することによって確立される。従って、任意の網が任意
のプログラムを実行するために使用することができ、ま
た逆に、任意のプログラムがある網上において実行でき
る。また、このペアの仮想リンクは互いのために専用に
使用されるために、メツセージ自体の中にメツセージの
退者を同定する必要はない。

本発明のもう一面によると、データをビットパケットに
て伝送するために符号化するための方法が提供される。

この方法によると、個々のパケットは、同数の１及びＯ
を含み、これらパケットは所定のビット長を持ち、同数
の１及びＯの置換の有限セットを形成し、この有限セッ
トの第一のサブセットがデータ　パケットとして使用さ
れるように選択され、そしてこの有限セットの第二の別
のサブセットが制御パケットとして使用するように選択
される。この方法は本発明の上記の特徴に従って伝送さ
れるメツセージ　パケットに対して特に適当である。

データ　パケットが６ビット長である一つの特定の実施
態様が我々の未決の特許申請第ＣＰａｇｒ　Ｗｈｉｌｅ
　＆　Ｐａｒｒｅｒ　Ｒｅｆ’　６４３１８）において
説明されており、これはここにも参考のために編入され
ている。

〔実施例〕

本発明は以下の詳細な説明を図面を参照しながら読むこ
とによって一層明白となるものである。

第１図は単一チップ上に形成されるマイクロコンピュー
タの主な要素を示す。このマイクロコンピュータはプロ
セッサ２、及びデータ　バス８を介してプロセッサ２及
び通信制御回路６に接続されたランダム　アクセス　メ
モリー（ＲＡＭ）を含むメモリー４から成る。この通信
制御回路は、ここでは、通信コントローラとも呼ばれる
。このデバイスはまた総称的に１２によって示される入
力及び出力ビンを持つメツセージ　リンク１０を持つ。

個々のピンは、単向シリアル通信チャネルとして専用に
使用される。プロセッサ２は、通信制御回路６と双方向
ペアの単向チャネル１２゜１４によって通信することが
できる。メツセージリンク１０は、メツセージをメツセ
ージ　パケットの形式、例えばシリアル　ビット　パケ
ットの形式にて、マイクロコンピュータからそれに接続
された個々のデバイスに、あるいは逆に送信及び受信ス
る。個々のマイクロコンピュータは、数個の、例えば、
４つのメツセージ　リンクを持つ。

これらメツセージ　リンクは、マイクロコンピュータを
網内の他のデバイスに接続するために使用される。これ
らデバイスは、例えば、我々の本発明と譲渡人を同一と
する未決特許第 及び　　　　　ＣＰａｇｅ　Ｗｈｉｔｅ　＆　Ｆａｒｒ
ｅｒ　Ｒｅ（’ｓ　：６４３１８及び６４４７５）に説
明のタイプの類似のマイクロコンピュータ及び経路指定
スイッチであり得る。第１５図はこのような網を示すが
、ここで、マイクロコンピュータはＮによって示され、
経路指定スイッチはＲ３にて示される。メツセージ　リ
ンク１０の動作は、網内の個々のマイクロコンピュータ
上のプロセッサによって実行されているプロセス間のメ
ツセージ伝送を多重化するために通信制御回路６によっ
て制御される。網内のある一つのマイクロコンピュータ
によって実行されているプロセスから網内の別のマイク
ロコンビエータによって実行されているプロセスに伝送
されるべき個々のメツセージは、その送信プロセスを実
行しているプロセッサを持つマイクロコンピュータの通
信制御回路６によって各々が一定の最大量のデータ以上
を含まない複数のデータパケットに分割される。これら
データ　パケットは、パケットの宛先を同定する追加の
情報を含む。

この情報は、ここでは、これが通常パケットの前部に置
かれるために見出し部分と呼ばれる。データ　パケット
の構造が第２図に示される。

マイクロコンピュータのメモリ４のランダムアクセス　
メモリーは複数のアドレス可能な仮想通信チャネルを提
供するが、これについては、後に詳細に説明される。網
内の一つのマイクロコンピュータ上の個々の仮想チャネ
ルは、そのマイクロコンピュータによって実行されてい
るプロセッサからのメツセージをその網内の別のマイク
ロコンピュータに送ることを許し、もう一つの仮想チャ
ネルとベアにされ、これは、それぞれにこれらマイクロ
コンピュータによって実行されるプロセス間の反対方向
の通信を許す。単向仮想チャネルの個々の双方向ペアは
ここでは仮想リンクと呼ばれる。

ここで使用されるマイクロコンピュータという用語は、
通常、単一集積回路デバイスに基づく小さなサイズのコ
ンピュータを意味するが、但し、これらデバイスを示す
ために排他的に使用されるものではない。

知られている如く、マイクロコンピュータのプロセッサ
は、各々がシーケンスのインストラクションを含む複数
の並行プロセスを実行するために使用することができる
。このようなプロセスは、メツセージを送信及び受信す
る能力を持つ。個々の仮想リンクは、メモリー４内にお
いて、複数のメモリー位置から成る制御ブロックによっ
て表される。個々のブロックは、両方向のメツセージ伝
送の現在の進行に関する情報を格納する。この情報は、
好ましくは、少なくとも、メツセージを送信及び／ある
いは受信しているプロセスを同定するプロセス記述子を
含む。メツセージ　リンク１０は、複数の仮想リンクに
よって、メツセージリンクを使用することを待つ仮想リ
ンクの持ち行列を形成することによって共有される。こ
れは、個々の仮想リンクに、次の仮想リンクに対するポ
インタをロードし、これによって、連結されたリストを
形成することによって行なわれる。個々の仮想リンクは
、データ　パケット及び確認パケットの両方の伝送を実
行する能力を持つ。従って、任意の時間において、同一
仮想チャネルを介して送られるべきデータ　パケット、
確認パケットあるいはこの両者が存在する。同一仮想リ
ンクを介して、確認パケット及びデータ　パケットの両
方が送られるべきであるような場合には、この仮想リン
クは、連結されたリスト上の二つの（存置を採択し、メ
ツセージ　リンク１０を使用することを待つ持ち行列を
形成する。

個々の仮想リンク制御ブロックは、その仮想リンク上に
送られる個々のパケットとともに含まれるべき追加の情
報を含むか、あるいは、これがマイクロコンピュータの
メモリー内のどこに発見てきるかを示す。個々の仮想リ
ンクとは一つのメモリー位置が関連し、これは、そのパ
ケットを受信するためにプロセスが待ってないような場
合にその仮想リンクに到達するパケットを格納するため
に使用される。仮想リンク制御ブロックは、この位置が
どこであるかを示す。この位置は、以降、仮想リンク　
バッファーと呼ばれる。

以下においては、これら仮想リンクの網内のマイクロコ
ンピュータ間のメツセージ伝送を実行するための使用に
ついて詳細に説明される。以下の説明から、これらマイ
クロコンピュータは互いに直接に接続される必要はなく
、網内の経路指定デバイスを介して接続できることが明
らかである。

通信コントローラのプロセッサによるＩ１０要求に対す
る応答 マイクロコンピュータのプロセッサ２によって実行され
ているプロセスＰ１がもう一つのマイクロコンピュータ
上のプロセスＰ２と通信したい場合、第一のマイクロコ
ンピュータのプロセッサ２は、同一のマイクロコンピュ
ータの通信コントローラ６に要求を送る。個々の要求は
、メツセージを送る要求、あるいはメツセージを受信す
る要求であり得る。個々の要求は、その上にメツセージ
が送られるべき、あるいはそれからメツセージが受信さ
れるべき仮想リンクＶＬｉの識別子、メツセージのバイ
トでの長さ、及び要求を行なっているプロセスを同定す
るプロセス記述子を伴う。メツセージを送信することに
対する個々の要求はまたマイクロコンピュータのメモリ
ー４内のそこから送られるべきデータが開始する位置の
アドレス（データ　ポインタ）を伴う。メツセージ受信
に対する要求はまたメモリー内の受信されたメツセージ
が格納されるべき位置のアドレスを伴う。以下の説明に
おいては、一つのマイクロコンピュータ上において実行
されているプロセスＰ１がデータを遠隔のマイクロコン
ピュータ上において実行されているプロセスＰ２に送る
ことを望むものと想定する。

出力要求 マイクロコンピュータのプロセッサ２がマイクロコンピ
ュータの通信コントローラ６にある特定の仮想リンクＶ
Ｌｉ上にメツセージを送る要求を行なうと、通信コント
ローラ６は、選択された仮想リンクＶＬｉの制御ブロッ
ク内にこの送信プロセスＰ１の記述子を格納し、また、
マイクロコンピュータのメモリー内にメツセージの長さ
及びデータ　ポインタを格納する。これは、その仮想リ
ンクＶＬｉの制御ブロックを後に説明する方法にてメツ
セージ　リンク１０を使用することを待つ仮想リンクの
持ち行列の後部に置く。この仮想リンクがメツセージ　
リンクを使用するための持ち行列の前部にあり、そのメ
ツセージリンクが使用できる状態になると、通信コント
ローラ６は、その仮想リンクＶＬｉを持ち行列から取り
、その長さのメツセージ及び送られるべきデータに対す
るポインタをマイクロコンピュータのメモリーから読み
出してデータ　パケットを形成する。これは、仮想リン
クＶＬｉの制御ブロックによって供給されるそれにデー
タが送られるべき遠隔マイクロコンピュータ上の仮想リ
ンクＶＬｊを同定する見出し部分を含む。送信されるべ
きデータの二が一つのパケット内に含むことができるデ
ータの最大量以下であるときは、そのメツセージの全部
が一つのパケット内に送られる。送られるべきデータの
量が一つのパケット内に含むことができるデータの最大
量を越えるときは、メツセージの最初の部分がデータの
最大量を含むパケット内に送られる。

通信コントローラ６は、メツセージの長さ及び送られる
べきデータに対するポインタをメツセージの幾らかある
いは全てが送られた事実を反映するように修正し、次に
、これらをマイクロコンピュータのメモリー内に格納し
なおす。

入力要求 遠隔マイクロコンピュータのプロセッサ２によって実行
されているプロセスＰ２がマイクロコンピュータの通信
コントローラ６にメツセージを特定の仮想リンクＶＬｉ
上に受信する要求を行なうと、通信コントローラ６は、
そのリンクの入り仮想チャネルと関連するバッファが空
であるか否かのチエツクを行なう。

その仮想チャネルと関連するバッファーが空であるとき
は、通信コントローラ６が要求プロセスＰ２の識別子を
選択された仮想リンクＶＬｊの制御ブロック内に格納し
、そのメツセージの長さ及びデータがマイクロコンピュ
ータのメモリー内に書き込まれるべきアドレスを格納す
る。

仮想チャネルと関連するバッファーが空でないときは、
通信コントローラ６は、マイクロコンピュータのプロセ
ッサ２に、バッファー内に格納されたデータを入力プロ
セスＰ２と関連し、その要求内のアドレスによって同定
されるデータ格納領域内にコピーするように命令する。

プロセスがパケットのバッファーへの書き込みが開始さ
れた後に仮想リンク上にメツセージを受信することを要
求したときは、通信コントローラは、データはバッファ
ーへの書き込みを完結させ、プロセッサにデータをバッ
ファーから入力プロセッサの作業空間にコピーするよう
に要求する。通信コントローラは、次に、仮想リンクＶ
Ｌｉをメツセージ　リンクに対する持ち行列上に通し、
結果として、確認パケットがリンクＶＬｊの出仮想チャ
ネル上に、その仮想チャネルによって供給されるパケッ
トが送られてきた仮想リンクＶＬｉを同定する見出し部
分とともに送られるようにする。プロセスＰ２によって
通信コントローラに供給された受信されるべきバイト数
のカウントが一つのパケット内に含むことができるデー
タの最大量以下であるときは、このバッファー内にある
データはそのメツセージの全部である。メツセージが全
部受信されたために、通信コントローラは、入力プロセ
スＰ２の記述子をプロセッサに戻し、これがその後実行
されるようにする。メツセージが完全に受信されてない
ときは、通信コントローラは、入力プロセスＰ２の記述
子を選択された仮想リンクの制御ブロック内に格納し、
マイクロコンピュータのメモリー内に残されたメツセー
ジの長さ及びデータが書き込まれるべき次の位置のアド
レスを格納する。

通信コントローラのパケットの到着に対する応答パケッ
トがメツセージ　リンク１０上に到達すると、通信コン
トローラ６は、仮想リンクを同定する見出し部分をパケ
ット内に含まれる追加の情報から抽出する。

データ　パケット パケットがデータも含むときは、通信コントローラは、
同定された仮想リンクＶＬｊの制御ブロックを検査し、
この仮想リンク上にメ・シーセージを受信することを待
つプロセッサＰ２のプロセス記述子が格納されていない
か調べる。

メツセージを受信することを待っているプロセスＰ２が
存在するときは、通信コントローラは、プロセスＰ２の
データ格納領域の格納されたアドレスを読み出し、この
パケット内のデータをそのプロセスのデータ領域内に該
当するメモリー位置から開始して書き込む。通信コント
ローラは、仮想リンクＶＬｊの制御ブロックをメツセー
ジ　リンクに対する持ち行列上に通し、結果として、確
認パケットが仮想リンクＶＬｉへのリンクＶＬｊの出仮
想チャネル上に送られるようにする。通信コントローラ
は、受信されるべきバイト数の格納されたカウントを読
み出す。受信されるべきバイト数のカウントが一つのパ
ケット内に含むことができるデータの最大量以下である
ときは、このパケット内にあるデータは、メツセージの
全部を含む。メツセージが全部受信されたために、通信
コントローラは、仮想リンクＶＬｊ内に格納される入力
プロセスＰ２の記述子をプロセッサに戻し、それがその
後実行できるようにする。通信コントローラはまた人力
プロセスの記述子のかわりに仮想リンクＶＬｊ内にゼロ
のプロセス記述子を格納する。メツセージが完全に受信
されてないときは、通信コントローラは、残りのメツセ
ージの長さのカウントが一つのパケット内に含むことが
できるデータの最大量だけ減らし、データがマイクロコ
ンピュータのメモリー内に書き込まれるべき次のメモリ
ー位置のアドレスを同量だけ増加させる。

通信コントローラは、こうして更新された長さ及びアド
レスをマイクロコンピュータのメモリー内に格納し戻す
。

仮想リンク１０上にメツセージを受信することを待つこ
のようなプロセスが存在しないときは、通信コントロー
ラは、仮想リンク制御ブロックを棲査して、その仮想リ
ンクと関連するバッファーの位置を得る。通信コントロ
ーラは、次に、入りパケットのデータをそのバッファー
内に書き込ませる。上に説明のように、プロセスがパケ
ットのバッファーへの書き込みが開始された後に、仮想
リンク上にメツセージを受信するように要求したときは
、通信コントローラは、データのバッファーへの書き込
みを完結させ、プロセッサにデータをバッファー人カプ
ロセスの作業空間にコピーするよう要求する。通信コン
トローラは、この仮想リンク　コントロール　ブロック
をメツセージリンクに対する持ち行列上に通し、結果と
して、確認パケットがこのリンクの出仮想チャネル上に
送られるようにする。プロセッサによって通信コントロ
ーラに供給された受信されるべきバイス数のカウントが
一つのパケット内内に含むことができるデータの最大量
以下であるときは、パケット内のデータはメツセージの
全部である。メツセージが全部受信されたために、通信
コントローラは、入力プロセスの記述子をこのプロセッ
サに戻し、これがその後実行できるようにする。プロセ
ッサによって通信コントローラに供給された受信される
べきバイト数のカウントが、一つのパケット内に含むこ
とができるデータの最大量より大きなときは、このパケ
ット内のデータは、そのメツセージの全部ではありえな
い。メツセージが全部受信されてないために、通信コン
トローラは、入力プロセスの記述子を選択された仮想リ
ンクの制御ブロック内に格納し、また、マイクロコンピ
ュータのメモリー内に、残りのメツセージの長さ及びデ
ータが書き込まれるべき次の位置に対するアドレスを書
き込む。

確認パケット 到若パケット内にデータが存在しないときは、通信コン
トローラは、このパケットを仮想リンクＶＬｉによって
プロセッサＰ１から送られた前のデータ　パケットが入
力プロセスＰ２によって受信されたことを示す確認であ
ると扱う。通信コントローラは、マイクロコンピュータ
のメモリーから選択された仮想リンクＶＬｉを介してま
だ送られるべきプロセスＰ１からのメツセージのバイト
数のカウントを読み出す。

まだ送られるべきバイト数のカウントがゼロでない場合
は、通信コントローラは、仮想リンクをメツセージ　リ
ンクに対する持ち行列上に再び通し、プロセスＰ１から
のそのメツセージのもう一つのデータ　パケットがその
リンクの出仮想チャネル上に送られるようにする。

まだ送られるべきバイト数のカウントがゼロであるとき
は、プロセスＰ１によって送られたメツセージは、プロ
セスＰ２によって完全に受信されており、このため、通
信コントローラは、仮想リンクＶＬｉ内に格納された送
信プロセスＰ１の記述子を読みだし、今確認された伝送
が完結したことをチエツクし、そして、その記述子をプ
ロセッサに戻し、このプロセスがその後実行できるよう
にする。通信コントーラはまた仮想リンクＶＬｉ内にゼ
ロのプロセス記述子を格納する。こうして、同期された
プロセスからプロセス間の通信が遠隔コンピュータ上の
プロセッサ間で実現される。

プロセッサと通信コントローラとの間のデータの交換 マイクロコンピュータのプロセッサ２によるプロセスの
実行があるメツセージを別のマイクロコンピュータに送
信するようにさせるためには、プロセッサは通信コント
ローラ６と対話しなければならない。これを達成するた
めに、プロセッサ２から通信コントローラ６への論理チ
ャネル１２が存在する。通信コントローラ６がプロセッ
サ２にメツセージの完結を送信するために、反対方向の
論理チャネル１４が存在する。論理チャネル１２゜１４
の各々はセットの信号を含む。マイクロコンピュータの
主データ　パスは、これら信号チャネルを介していった
ん同期が達成されると語長値を通信するために使用され
る。

これら制御信号は、要求及び応答の二つのタイプである
。要求は、プロセッサ２及び通信コントローラ６の両方
によって自律的に送られ、応答は、要求及びデータを受
信した後に送られる。

プロセッサ２が論理チャネル１２上に通信コントローラ
６への要求を送る度に、これは、他方のチャネル１４上
に応答を待つ。通信コントローラ６が論理チャネル１４
上にプロセッサ２への要求を送る度に、これは他方のチ
ャネル１２上に応答を待つ。これは、通信コントローラ
６がプロセッサ２からのデータの流れを調節することを
可能とし、また、プロセッサ２が通信コントローラ６か
らのデータ値の流れを調節することを許す。

プロセッサ２及び通信コントローラ６が独立して動作し
、また、異なる長さの時間を取る動作を遂行する゛ため
に、これらの両者が同時に他方に要求を送ることがある
。このために、これらの一方がそれ自体の要求を破棄し
、他方に応答する用意がなければならず、さもなければ
、デッドロックが起こる。この好ましい実施態様におい
ては、プロセッサはその要求をこれが通信コントローラ
から応答ではなく要求を受信したとき放棄する。

マイクロコンピュータによって実行されるプロセスＰ１
がメツセージを別のマイクロコンピュータ上のプロセス
Ｐ２に送ることを望むとき、このプロセスは通信コント
ローラにその値が“出力”を意味する要求を送る。この
要求が通信コントローラによって確認されると、プロセ
ッサはそのプロセスが使用することを望む仮想リンクＶ
Ｌｉの識別子を送る。これが通信コントローラによって
確認されると、プロセッサはデータ　ポインタ、つまり
、送られるべきデータのブロックのベースのアドレスを
送る。これが通信コントローラによって確認されると、
プロセッサは伝送されるべきデータのバイト数を送るが
、これはゼロより大きくなければならない。これが通信
コントローラによって確認されると、プロセッサは送信
プロセスの記述子を送る。これが通信コントローラによ
って確認されると、プロセッサは、次に、別のプロセス
の実行に移る。データ領域のベースのアドレス及び伝送
されるべきデータのバイト数のカウントから成るデータ
　ポインタは、データのブロックのベースに対するポイ
ンタ及びデータのブロックのトップに対するポインタに
よって置換することも、あるいはデータのブロックのト
ップに対するポインタ及び伝送されるべきデータのバイ
ト数のカウントによって置換することもでき、これらは
全体の動作に大きな影響を与えるものではない。

プロセスＰ１が送ることを要求するメツセージがもう一
つのマイクロコンピュータ上のプロセスＰ２に送られ、
このマイクロコンピュータがこのメツセージの受信を確
認すると、第一のマイクロコンピュータの通信コントロ
ーラは、第一のマイクロコンピュータのプロセッサに一
つの要求を送る。このプロセッサがこの要求を確認する
と、通信コントローラは、このプロセッサに、そのプロ
セッサがメツセージが送られるべきことを要求したとき
このプロセッサから通信コントローラに送られた送信プ
ロセスＰ１の記述子を送る。

マイクロコンピュータによって実行されているプロセス
Ｐ２が別のマイクロコンピュータ上のプロセスＰ１から
メツセージを受信することを望むとき、このプロセッサ
は、通信コントローラにその値が“入力“を意味する要
求を送る。この要求が通信コントローラによって確認さ
れると、このプロセッサはプロセスＰ２が使用すること
を望む仮想リンクＶＬｊの識別子を送る。これが通信コ
ントローラ６によって確認されると、プロセッサ２は、
受信されたデータがその中にロードされるべきデータ領
域のベースに対するポインタを送る。

これが通信コントローラ６によって確認されると、プロ
セッサ２は、受信されるべきデータのバイト数を送るが
、これは、ゼロより大きくなければならない。データ領
域のベースへのポインタ及び受信されるべきデータのバ
イト数のカウントは、データ領域のベースに対するポイ
ンタ及びデータ領域のトップに対するポインタによって
置換することも、あるいはデータ領域のトップに対する
ポインタ及び受信されるべきデータのバイト数のカウン
トによって置換することもでき、これらは全体の動作に
大きな影響を与えるものではない。バイトの数が通信コ
ントローラによって確認されると、プロセッサはプロセ
スＰ２の記述子を送る。

ここで、二つの可能性が存在する。通信コントローラが
確認にて応答すると、プロセッサは、次に、別のプロセ
スの実行を開始する。別のケースとして、通信コントロ
ーラは、プロセッサからの仮想リンク識別子の受信に応
答して、“データ移動”を意味する制御値にて応答する
こともある。

プロセッサ２は、これを確認し、次に、通信コントロー
ラ６は移動されるべきデータのブロックのベースに対す
るポインタを送る。プロセッサ２は、これを確認し、通
信コントローラ６は、移動されるべきデータの量のカウ
ントを送る。プロセッサ２はこれを確認し、次に、通信
コントローラ６によって要求されたデータの量を、通信
コントローラによって与えられたポインタから開始して
、そのベースが通信コントローラに既に送られたポイン
タによってポイントされるデータ格納領域にコピーする
。プロセッサは、次に、別のプロセスの実行に進む。移
動されるべきデータのベースに対するポインタ及び移動
されるべきデータのバイト数のカウントは、データのブ
ロックのベースに対するポインタ及びデータのブロック
のトップに対するポインタによって、あるいはデータの
ブロックのトップに対するポインタ及び移動されるべき
データのバイト数のカウントによって置換することがで
き、これらは、全体としての動作に大きな影響を与える
ものではないことは勿論である。

このプロトコールは通信コントローラがプロセッサがそ
れをすることができることを前提として、マイクロコン
ピュータ　メモリーの一つの部分から別の部分にデータ
をコピーできる必要性を排除する。合衆国特許第４７０
４６７８号において説明されるマイクロコンピュータの
ケースにおいては、プロセッサはデータを非常に効率よ
くコピーすることができる。

プロセッサ要求を受信すべきであるというメツセージが
もう一つのマイクロコンピュータから受信されると、第
一のマイクロコンピュータの通信コントローラは、第一
のマイクロコンピュータのプロセッサに一つのメツセー
ジを送る。このプロセッサがこの要求を確認すると、通
信コントローラは、このプロセッサに、このプロセッサ
から通信コントローラにこのプロセッサがこのメツセー
ジが受信されるべきであることを要求したとき送られた
プロセス記述子を送る。

この構成においては、マイクロコンピュータのプロセッ
サは、そのプロセスが論理チャネル上にメツセージを入
力あるいは出力することを要求した後は、プロセスの実
行を停止し、そのプロセスの実行を、通信コントローラ
がプロセスの記述子を戻した後に初めて開始し、これに
よって、個々のプロセスから見られた場合、メツセージ
伝送がメツセージを交換する二つのプロセスがメツセー
ジが片方から他方に完全に伝送された後に初めて進行さ
れるという意味において完全に同期されることが確保さ
れる。

任意の長さのメツセージのパケットへの分割上の説明か
ら、片方のマイクロコンピュータ上のプロセスＰ１から
もう一つのマイクロコンピュータ上のプロセスＰ２に送
られるメツセージは任意の長さを持つことが明らかであ
る。通信コントローラは、マイクロコンピュータのプロ
セスによって送られることを依頼された個々のメツセー
ジを複数のパケットに分割し、個々のメツセージリンク
上の異なるメツセージのパケットをインターリーブし、
見かけ上は、全てのメツセージか同時に伝送されるよう
にする。

異なるメツセージの部分であるパケットがそれらを受信
するマイクロコンピュータの通信コントローラによって
区別できるようにするために、個々のパケットは、デー
タ　パケットを表わすメツセージの部分に加えて追加の
情報を含まなければならない。プロセスは事前に割り当
てられた仮想チャネルを介してのみ通信することが許さ
れるため、パケット内に含まれる追加の情報については
、これが受信されたとき、受信マイクロコンピュータの
入力仮想チャネルが同定できれば十分である。

パケットが伝送されるとき、これはまたパケット交換網
、例えば、我々の未決の特許筒 （Ｐａｇｅ　Ｗｈｉｔｅ　＆　Ｆａｒｒｃｒ　Ｒｃｆ　
：　６４３１８）において説明される経路指定スイッチ
から成る網を通じてパケットをルーティングするための
情報を含む。この経路指定情報は、受信マイクロコンピ
ュータの入力チャネルの同定内に編入することも、ある
いは、パケットがマイクロコンピュータによって受信さ
れる前に、経路指定スイッチによって破棄することもで
きる。任意の経路指定情報と受信マイクロコンピュータ
の仮想入力チャネルＶＬｊの同定との組合わせは、送信
マイクロコンピュータの仮想出力チャネルＶＬｉを同定
する。

データ　パケット内に仮想チャネル情報を含めることに
より、個々のメツセージ　リンク上にパケット内に含ま
れる仮想チャネル情報の瓜によって制約される最大量ま
での任意の数のチャネルを多重化することが可能となる
。さらに、個々の通信デバイス上に多重化される仮想チ
ャネルの数はある瞬間において異なる。

パケット内に含まれるデータの星は上限を持つ。

個々のメツセージは、通信コントローラによって、シー
ケンスの一つあるいは複数のパケットに分割される。最
後のパケットをくこれら全てのパケットは最大量のデー
タを含み、最後のパケットは最大量あるいはそれ以下の
データを含む。メツセージをこのようにパケットに分割
することの長所は、単一の持ち行列から複数のＤＭＡが
作業を供給された場合、同一メツセージの複数のパケッ
トの伝送を安全に多重させることができることである。

好ましい実施態様においては、メツセージは任意のバイ
ト数である。パケットは一つあるいは二つの“見出し”
バイトを含むが、これらは、受信マイクロコンピュータ
によって、仮想入力チャネルの数として解釈される。一
つあるいは２バイトの間の選択は、通信コントローラ内
のフラッグ１１８（後に説明の第７図）によって決定さ
れる。

パケットは最大数のデータ　バイトを含むが、これは、
この好ましい実施態様においては３２バイトである。こ
の上限は、通信コントローラ内のレジスタの値によって
セットされる。

短いメツセージ（及び長いメツセージの最後の部分）は
、完全なパケットを占拠せず、経路指定情報は任意の長
さを持つために、どこでパケットが終端するかを示す情
報が必要となる。好ましい実施態様においては、この情
報は、後に説明されるメツセージ　リンクによって使用
される低レベル　プロトコールに符号化される。このプ
ロトコールは我々の未決の特許第　　　　　（Ｐａｇｅ
Ｗｈｉｔｅ　＆　Ｆａｒｒｃｒ　Ｒｃｆ、６４３１８）
の経路指定スイッチ内のリンク　モジュールとの関連で
説明のタイプであり得る。このメツセージ　リンクによ
って使用されるプロトコールがこのような符号化を許さ
ない場合は、個々のパケットの長さの明示的なカウント
をパケット内にデータに加えて含めることもてきる。

好ましい実施態様においては、個々のパケットは第２図
に示される構造を持つ。この図面は左から右に読まれる
べきである。見出しは最初に伝送される経路指定及びチ
ャネル情報のバイトを持ち、これにパケットのデータ　
バイトが続き、さらに、符号化されたパケット終端信号
が続く。

メツセージの一部である個々のパケットは少なくとも１
バイトのデータを含まなければならないが、但し、パケ
ットの一部フオーマットは、ゼロバイトのデータを送る
ことを許す。経路指定及びチャネル情報のみを含み、ゼ
ロのデータ　セクションを持つパケットは、確認パケッ
トであると解釈される。

プロセスからプロセスへの通信 マイクロコンピュータの通信コントローラ６は、メツセ
ージの最初のパケットを仮想チャネルＶＬｉを介して他
のマイクロコンピュータに、これが、第一のマイクロコ
ンピュータのプロセッサ２によって実行されているプロ
セスＰ１からメツセージを送信しろという要求を受信し
た後に送る。

これは、第二のマイクロコンピュータ上の任意のプロセ
スが関連する人力仮想チャネルＶＬｊ上の人力を既に遂
行しているか否かに関係なく行なわれる。第二のマイク
ロコンピュータがこのパケットを受信すると、これは、
パケット内に含まれる追加の情報からその上にパケット
が送られる仮想チャネルＶＬｊを同定する。第二のマイ
クロコンピュータ上のプロセスＰ２がそその仮想チャネ
ルＶＬｊ上の入力命令を既に実行しているときは、パケ
ット内に含まれるデータが入力プロセスＰ２のデータ空
間内に格納される。その仮想チャネル上の人力をどのプ
ロセスもまだ遂行していないときは、パケット内の含ま
れるデータはその仮想チャネルと関連するバッファー内
に格納される。第二のマイクロコンピュータ上のプロセ
スＰ２がその後その仮想チャネルＶＬｉ上の人力を遂行
すると、このチャネルＶＬｉと関連するバッファー内に
含まれるデータがプロセスＰ２のデータ空間内にコピー
される。上に説明の如く、通信コントローラとマイクロ
コンピュータのプロセスとの間のプロトコールはこのコ
ピーがプロセッサによってなされることを確保する。

マイクロコンピュータの入力仮想チャネルと関連するバ
ッファーはデータの全パケットを含むのに十分に大きく
、従って、プロセスがそのチャネル上の入力を遂行する
前にパケットが到着した場合でもデータが失われること
はない。好ましい実施態様においては、バッファーはマ
イクロコンピュータのメモリーの、例えば、コンパイラ
−によってデータのパケットを緩衝する目的で割り当て
られた領域である。任意の一つのパケットによって運ば
れるデータの量の制限によって要求されるバッファーの
最大サイズが決定できる。この最大より小さなサイズの
バッファーは、仮想チャネルが一つのパケット内のデー
タの最大量よりも小さな周知のサイズのメツセージに対
してのみ使用されるときに使用される。

バッファー内に含まれるデータがオーバーライドされな
いようにするために、メツセージの一パケットを仮想チ
ャネルＶＬｉを通じて別のマイクロコンピュータに送っ
たマイクロコンピュータの通信コントローラは、それが
第一のパケットが第二のマイクロコンピュータ上のプロ
セスのデータ格納空間内に格納されたという確認を受（
ＭするまでそのチャネルＶＬｉ上に別のパケットを送る
ことはない。この確認は、第二のマイクロコンピュータ
の通信コントローラによって仮想チャネルＶＬｉを介し
て第一のマイクロコンピュータに送られるパケットであ
る。この第二の仮想チャネルＶＬｉは、第一の論理チャ
ネルＶＬｉと両方のマイクロコンピュータの通信コント
ローラによって関連付けられる。こうして、マイクロコ
ンピュータ間の仮想チャネルは、プロセスがパケットを
受信したことに応答して、確認が送れるように常にベア
にされる。

二つのマイクロコンピュータ間の仮想チャネルの関連す
るベアの各々の仮想チャネルは、二つのタイプのパケッ
トが二つのマイクロコンピュータの通信コントローラに
よって区別できるという前提の下でデータ　パケット及
び確認パケットの両者を運ぶことができる。好ましい実
施態様におては、確認パケットは、経路指定及び論理チ
ャネル情報のみを含みデータを含まないパケットである
。

通信コントローラは、これらパケットをパケット終端信
号が任意のデータが受信されることなく受信されるため
に区別することができる。

メツセージの第一のパケットがマイクロコンピュータへ
の仮想チャネルＶＬｊ上に到召し、このマイクロコンピ
ュータ上のプロセスＰ２がこのチャネル上の人力を遂行
すると、パケットを受信したマイクロコンピュータの通
信コントローラによってパケットを送信したマイクロコ
ンピュータに返信される。プロセスが仮想チャネル上の
入力命令をその仮想チャネル上にパケットが到達する前
に実行したときは、確認パケットがパケットがその仮想
チャネルに到着したときに送られる。パケットが任意の
プロセスがその仮想チャネル上の入力命令を実行する前
に到達すると、確認パケットがプロセスがその仮想チャ
ネル上の入力を遂行すると直ちに送られる。

仮想リンク制御ブロックの構造 第５図に３２ビット　マイクロコンピュータデバイス内
に使用が可能な仮想リンク制御ブロックの一例が示され
る。これは、メモリー４のベース位置から８語のきっち
りとした倍数で始まる８個の３２ビット語のブロックで
ある。ゼロをメモリーのベースとするアドレスが与えら
れる。このブロックは二つの持ち行列ポインタ（８，１
）及び（８，２）を使用して連結されたリスト上に通す
ことができる。チャネル見出しポインタ（８゜３）は、
この仮想リンク上に送られる個々のパケット内に含まれ
るべき見出し情報に対するポインタである。出力データ
　カウント（８，４）は、仮想リンクから送られるべき
残りのデータのバイト数のカウントである。出力プロセ
ス記述子（８゜５）は、現在仮想リンク上にメツセージ
を送っているプロセスの記述子、あるいは現在このよう
なプロセスが存在しないときは、特別のゼロ　プロセス
値Ｎｏｔ　Ｐｒｏｃｅｓｓ、ｐを含む。人カプロセス紀
連子（８，６）は現在問題のリンク上にメツセージを受
信しているプロセスの記述子、あるいは、このようなプ
ロセスが存在しない場合は、特別のゼロ　プロセス値で
ある。入力プロセス　カウント（８，７）は、仮想リン
ク上に受は取られるべき残りのデータのバイト数のカウ
ントである。チャネル　バッファー　ポインタ（８，８
）は現在入カプロセスが存在しないとき到着するパケッ
トを格納するためのバッファーに対するポインタである
。

第３図は、メツセージ　リンクの構造をより詳細に示す
ブロック図である。二つのメツセージリンク１０ａ、１
０ｂが示されるが、各々は、入力及び出力直接メモリー
　アクセサ−（Ｄ　Ｐｖ■Ａ　）２２．２４と通信する
通信デバイス２０を含む。

ＤＭＡ２２．２４はまた後に説明されるように通信コン
トローラと通信する。

通信コントローラ 第４図に詳細に説明されるように、通信コントローラは
、演算論理ユニツ）　（ＡＬＵ）３０及びＸバス３２、
Ｘバス３４．及び双方向データ　バス８に接続された複
数のデータ　レジスターを含む。これらレジスタの幾つ
かは、Ｚバス７０にも接続される。これらレジスタの動
作及びこれらのバスとの相互接続は、マイクロコードＲ
ＯＭ３６内に含まれるマイクロ命令プロセスから派生さ
れる信号によって制御される複数のスイッチによって制
御される。通信コントローラ６とメモリー４との間の通
１ａは、メモリー　アドレス　レジスタ３８からデータ
　バス８がまたそれに伸びるメモリー　インターフェー
ス４２に伸びる単向アドレス経路４０を介して行なわれ
る。データ　バス８はまたプロセッサ２（第１図）内の
レジスタと通信コントローラ６内のレジスタとの間の値
の通信のためにも使用される。通信コントローラ内のレ
ジスタは以下の通りである。

メモリー　アドレス３８　要求されるメモリー位置のア
ドレスを含むレジスタ。

データ出力４４　メモリーあるいはデータ　バス上のプ
ロセッサにデータを供給するためのレジスタ。

チャネル見出しバス４６　期待される最も低い見出し値
を保持するためのレジスタ。この値が復号プロセスの一
部として到着する見出しの値から引かれる。

プロセス記述子４８　現在参照されているプロセスの記
述子を保持するためのレジスタ。

データ　カウント５０　送信あるいは受信されるべきメ
ツセージの長さを保持するためのレジスタ。

データ　ポインタ５２　メモリー内のそこからデータが
送信されるべき、あるいはそこにデータが書き込まれる
べき位置に対するポインタを保持するためのレジスタ。

ＶＬＣＢポインタ５４　現在参照されている仮想リンク
制御ブロックに対するポインタを保持するレジスタ。

ポインタ５６　ポインタ値の合成のために使用される一
時的なレジスタ。

リンク番号５８　現在参照されているリンクの番号を保
持するためのレジスタ。このレジスタ内の値は、どのレ
ジスタからバス　コントロールへのスイッチ（−殻内に
５３として示される）がセット及び解除され、これらリ
ンクへのどの信号がマイクロコードＲＯＭ３６からの出
力によって影響を与えられ、またこれらリンクからのど
の信号が条件マルチプレクサ−５７によってマイクロコ
ード命令レジスタ６０内に多重化されるかを制御する。

ＭＩＲ６０その値がマイクロコードＲＯＭ内のマイクロ
命令語を選択するレジスタ。

仮想リンク制御ブロック　ポインタＶＬＣＢＰがそれか
らこのブロック内の異なる項目がアドレスできるベース
として使用されるために、仮想リンク制御ブロック　ポ
インタによって示されるメモリー位置からのオフセット
値を計算することが必要である。定数ボックス６２が定
数値をそのバス上にマイクロコードＲＯＭ３６の制御下
において置くことを起動するためにＹバス３４に接続さ
れる。これら値は、仮想リンク制御ブロック内のオフセ
ット位置をポイントするために使用することができる。

定数ボックス６２はまたマスク値をＹバス内に置くこと
を可能とする。これによって、ビット欄がＡＬＵ３０に
よって選択でき、通信コントローラ　レジスタ内に保持
される胎内のビットがセット及び解除できる。定数ボッ
クスはまた任意の物理（ハード）リンクの番号をマイク
ロコードＲＯＭ３６の制御下においてリンク番号レジス
タ５８内に置くことを起動する。

ＭＡ 第３図に示されるように、個々のメツセージリンクはま
た一つのペアのＤＭＡ２２．２４を含むが、これらの幾
つかのレジスタは、第４図に示されるように通信コント
ローラのｘ、　ｙ、及び２バス３２．３４．７０に接続
される。ここで、第４図には、簡素化のために点線によ
って包囲され、ＤＭＡとして示される一つのリンクのみ
が示される。示されるレジスタは以下の通りである。

入力ポインタ７２　人力ＤＭＡ２２によって書き込まれ
るべき次のバイトに対するポインタを保持するレジスタ
。

見出しバッファー７４　人力ＤＭＡ２２によってその中
に入りパケットの見出しが置かれるレジスタ。この見出
しが復号された後、これは、仮想リンクの制御ブロック
に対するポインタを保持する。

出力カウント７６　出力ＤＭＡ２４によって出力される
べきシーケンスのバイトの長さを保持するためのレジス
タ。

出力ポインタ　出力ＤＭＡによって出力されるべきシー
ケンスのバイトのスタートについてのポインタを保持す
るためのレジスタ。

持ち行列前部ポインタ８０　出力ＤＭＡを使用するため
に待たされた第一の仮想リンクの制御ブロックに対する
ポインタ。出力ＤＭＡを使用するために仮想リンクが待
たされてないときは、これは特別な値を保持する。

持ち行列後部ポインタ８２　出力ＤＭＡを使用するため
に待たされた最後の仮想リンクの制御ブロックに対する
ポインタ。

この人力及び出力ＤＭＡの構造は、第６図及び第７図に
おいて、より完全にブロック図形式によって示される。

通信コントローラとＤＭＡの対話 通信コントローラ６は、複数のこれらＤＭＡを制御する
。入力ＤＭＡ　２２　ａは、通信デバイス２０ａからデ
ータを受は入れるが、これは、この好ましい実施態様に
おいては、データを一度に１バイト供給し、これをマイ
クロコンピュータのメモリー４内に書き込む。出力ＤＭ
Ａ２４ｂは、マイクロコンピュータのメモリー４からデ
ータのバイトを読み出し、これらを通信デバイス２０ａ
に送るが、これは、この好ましい実施態様においては、
別のマイクロコンピュータへの伝送のためにデータを一
度に１バイトづつ受は入れる。個々の通信デバイス２０
は、一つの入力ＤＭＡ２２ａ及び一つの出力ＤＭＡ２４
ｂに接続される。

出力ＤＭＡ 第６図において、個々のＤＭＡは、二つのペアに配列さ
れた四つのレジスタ、つまり、データポインタ　レジス
タ９０及びデータ　カウント　レジスタ９２、及びポイ
ンタ　レジスタ９４及びカウント　レジスタ９６を含む
。第一のペア９０及び９２は、第４図に示されるように
、通信コントローラの２−バス７０に接続される。これ
らは、通信コントローラにて、送信されるべきシーケン
スのバイトの開始のメモリー内の位置に対するポインタ
（レジスタ９０）及びシーケンスのバイトの長さのカウ
ント（レジスタ９２）をロードされる。第一のベアのレ
ジスタ９０．９２の内容は、第二のベアのレジスタ９４
．９６にコピーできるが、これら、メモリー４から通信
デバイス２０へのデータの伝送を制御する。ポインタ　
レジスタ９４は、メモリー　インターフェース１００に
読まれるべきデータの次のバイトのアドレスを供給する
ために使用され、これは、このバイトが読まれた後に増
分される。カウント　レジスタ９６は、まだ送られるべ
きバイトの数を保持し、データの１バイトが送られる度
に減分される。これは、このカウントがゼロのとき、Ｄ
ＭＡ制御回路１０２への信号を生成する。パケットが出
力ＤＭＡにて送られるようにするために、通信コントロ
ーラ６は、パケット見出しの第一のバイトに対するポイ
ンタ及び見出しの長さのカウントを第一のベアのレジス
タ９０．９２内にロードする。通信コントローラ６は、
次に、出力ＤＭＡにＤＭＡ制御回路１０２を介して、今
ロードされたばかりの第一のベアのレジスタ９０．９２
の内容を第二のベア９４．９６にコピーするように信号
を送る。通信コントローラは、次に、データの最初のバ
イトに対するポインタ及びデータの長さのカウントをこ
のデバイスの最初のベアのレジスタ９０．９２内にロー
ドする。通信コントローラは、次に、出力ＤＭＡに、パ
ケットを通信デバイス２０を介して送信するように信号
を送る。

出力ＤＭＡの動作の詳細 第一のベアのレジスタ９０．９２は、それらの内容を、
制御回路１０２からコピー信号を受信した時点で、第二
のベアのレジスタ９４．９６内にコピーする。ポインタ
　レジスタ９４は、出力されるべき次のバイトのアドレ
スをメモリー　インターフェース１００に供給する。こ
れは、その値を、制御回路１０２からバイト送信（Ｂｙ
ｔｅＳｅｎｔ）信号を受信した時点で１だけ増分する。

カウントレジスタ９６は、まだ送られるべきバイト数の
カウントを保持する。これは、バイト送信信号を受信す
ると１だけ減分される。これは、これが値ゼロを含む度
にカウントゼロ（ＣｏｕｎｔＺｃｒｏ　）信号を制御回
路１０２に送る。トークンナイザ−１０４は、データ　
バス８からデータのバイトを受は入れる。これは、デー
タ　パスからデータの１バイトを受信するたびに、制御
回路１０２にデータ取得（ＧｏｔＤａＬａ　）チャネル
を通じて信号を送る。これはデータの１バイトをベアの
データ　トークンに分割する。これは、データ送信（５
ｅｎｄＤａｔａ）チャネル上に信号を受信する度にトー
クンを送る。

これは、これがＥＯＰ送信（ＳｅｎｄＥＯＰ　）チャネ
ル上に信号を受信する度にパケット終端トークンを送る
。制ａ１０路は持ち（Ｗａｉｔｉｎｇ　）チャネル上に
そのパケットを送信することの容易さを記録する。

これが最初に進行（Ｐｒｏｃｅｅｄ　）チャネル上に通
信コントローラ６から信号を受信すると、出力ＤＭＡは
第一のベアのレジスタ内のデータを第２のベア内にコピ
ーし、次に、持ち（Ｗａｉｔｉｎｇ　）チャネル上に信
号を送る。これが進行（Ｐｒｏｃｅｅｄ　）チャネル上
に第２の信号を受信すると、出力Ｄ　Ｍ　Ａは最初に第
２のベアのレジスタ９４．９６内のポインタを使用して
第２のベアのレジスタ内のカウントがゼロになるまでメ
モリーからバイトを読み出す。これは、次に、第一のベ
アのレジスタ９０９２の内容を第二のベアのレジスタ９
４．９６内にコピーし、次に、第二のベアのレジスタ内
のポインタを使用して第二のベアのレジスタ内のカウン
トが再びゼロになるまでメモリーからバイトを読み出す
。出力ＤＭＡは、次に通信デバイス２０パケツト終端ト
ークンを送らせる。これは、次に、持ち（ＷａｉＬｉｎ
ｇ　）チャネルを通じて通信コントローラ６に信号を送
る。

入力ＤＭＡの動作 第７図には個々の入力ＤＭＡの構造がブロック図形式に
て示される。二つのレジスタ、つまり、前に説明された
ように通信コントローラのＺバス７０に接続された見出
しバッファー７４及び入力ポインタ　レジスタ７２が存
在する。トークンバッファー１１２が存在するが、これ
は、一つのトークンを保持することができ、これはデー
タの断片あるいはパケット終端トークンのいずれかであ
る。このバッファー１１２は、これかデータ人力（Ｄａ
ｔａＩｎ）チャネルに沿ってパケット終端ト一クンであ
る一つのトークンを受信すると、ＥＯＰ取得（ＧｏＬ、
ＥＯＰ　）とマークされるワイヤー上に信号を送り、ま
たこれが任意の他のトークンを受信すると、トークンｂ
取得（Ｇｏｔ、ｔｏｋｅｎ、ｂ　）とマークされるワイ
ヤー上に信号を送る。これは、その内容を、これが送信
ｔ　（Ｓｅｎｄ、ｔ）チャネル上に信号を受信すると、
スイッチ１１４に送る。セットｓ　（Ｓｅｔ、ｓ　）信
号が高値であるときは、スイッチ１１４は、その入力を
見出しバッファー７４に送る。制御論理１１６は、通信
デバイス２０からのデータを要求し、これらデータを見
出しバッファー７４内に、見出しバッファーが満杯（Ｆ
ｕｌｌ）チャネル上にこれが完全なパケット見出しを含
むことを通信するまで送る。見出しバッファーの有効サ
イズは、関連する標識１１８によって制御されるが、こ
れは、パケット見出し長標識である。この標識がセット
されているときは、パケット見出しは２バイト長であり
、見出しバッファー７４は、満杯（Ｆｕｌｌ）チャネル
上に、これが四つのトークンを含むときにのみ信号を送
る。この標歳がセットされてないときは、パケット見出
しは１バイト長であり、見出しバッファーは、満杯（１
’ａｌｌ）チャネル上に、これが二つのトークンを含む
ときにのみ信号を送る。

満杯（Ｆｕｌｌ）チャネル上に見出しバッフ７−７４か
ら信号を受信した後、制御論理１１６は通信デバイスか
ら別のトークンを要求し、トークンバッファー１１２か
らの信号を待つ。この信号がトークンｂ取得（ＧｏＬ、
Ｌｏｋｅｎ、ｂ　）チャネル上のものであるときは、こ
のパケットは、データ　パケットであり、制御論理１１
６は、データ　パケット（Ｄａｔａ　Ｐａｃｋｅｔ　）
チャネルを通じて通信コントローラ６に信号を送る。ト
ークン　バッファー１１２からの信号がＥＯＰ取得（Ｇ
ｏｔ、ＥＯＰ　）チャネル上のものであるときは、その
パケットは確認パケットであり、制御論理１１６は、確
認パケット（ＡｃｋＰａｃｋｃｔ　）チャネルを通じて
通信コントローラに信号を送る。通信コントローラは見
出しを復号し、ポインタを人力ＤＭＡの入力ポインタレ
ジスタ７２内に書き込み、次に、確認（Ａｃｋｎｏνｌ
ｅｄｇｅ　）チャネルを通じて制御論理１１６に信号を
送る。パケットが確認パケットであるときは、このサイ
クルが再度開始する。パケットがデータ　パケットであ
るときは、制御論理１１６はスイッチ１１４のセットを
解除し、データをデータ出力レジスタ１２０内に送り、
ここからこれは、メモリー　インターフェース１１７を
介してメモリー内に書き込まれる。１バイトがメモリー
に書き込まれる度に、制御論理１１６は、増分（Ｉｎｃ
ｒｃＩＩｌｃｎｔ　）チャネルを通じて入力ポインタ　
レジスタ１２０に信号を送り、この結果、ポインタが次
の位置に進められる。この制御論理は、これがＥＯＰ取
得（Ｇｏｔ、ＥＯＰ　）チャネル上に信号を受（、ｔす
るまで継続され、信号を受信した時点において、これは
、パケット終端（ＰａｃｋｅｔＥｎｄ　）チャネルを通
じて通信コントローラ６に１ａ号を送る。

パケットが通信デバイス２０を介して到着すると、入力
ＤＭＡ２２は、（その標識１１８のセツティングに依存
して）一つあるいは２バイトを見出しバッファー７４内
に入力し、次に、通信コントローラに信号を送り、パケ
ットが到着したことを示す。このチャネルは、データ　
パケット、確認パケット及びパケット終端信号を運び、
第３図においては、パケット到着信号として一般的に示
される。人力ＤＭＡは次に通信デバイスからの次のデー
タ項目を人力し、同時に、通信コントローラからの確認
を待つ。通信コントローラは見出しを復号して仮想リン
クの識別子を得るが、これを通信コントローラは入力Ｄ
ＭＡの見出しバッファー内に格納し、次に、確認チャネ
ルを通じて見出しの受信を確認する。パケットの見出し
の後に入力ＤＭＡが入力下データ項目がパケット終端マ
ーカーであるときは、これは、通信コントローラ６に、
パケットが確認パケットであることを通信し、そうでな
いときは、これは、これがデータ　パケットであること
を通信する。通信コントローラは、この信号の受信を確
認する。パケットが確認パケットであるときは、入力Ｄ
　Ｍ　Ａと通信コントローラとの間のトランザクション
はこれて終了する。

新たなトランザクションが別のパケットが通信デバイス
２０を介して到着すると開始される。パケットがデータ
　パケットであるときは、通信コントローラ６は仮想リ
ンク制御ブロックを読み出し、そのパケット内に含まれ
るデータを置く位置を得る。これは、入力プロセスのデ
ータ領域に対するポインタあるいは仮想リンクと関連す
るバッファーに対するポインタであり得る。通信コント
ローラはこのポインタを入力ＤＭＡの入力ポインタレジ
スタ７２内に書き込み、次に、パケット到着チャネルを
通じて信号を送る。入力Ｄ　Ｍ　Ａは次に通信デバイス
から受信されたデータを入力ポインタ　レジスタ７２の
内容をアドレスとして使用して書き込むことを開始し、
人力ポインタ　レジスタを１バイトがメモリー内に書き
込まれる度に、これが通信デバイスからパケット終端ト
ークンが受信されるまで増分する。パケット終端トーク
ンが受信されると、これは、通信コントローラに入力が
完結したことを通知する。

出力ＤＭＡの出力制御回路の状態マシーンの記述がテー
ブルＩに示され、入力ＤＭＡの制御論理のそれがテーブ
ルＨに示される。

個々の通信デバイスはそれと通信コントローラとの間に
四つの論理チャネルを持つ。これら四つのチャネルは一
つがデータの個々の方向のための二つのベアを形成する
。データ　チャネルはデータ項目を運ぶが、これは、デ
ータの一片であることも、あるいはパケット終端マーカ
ーであることもある。確認チャネルはハンドシェーク信
号を運ぶが、これはこのベアの他方のチャネル上のデー
タ項目の流れを制御する。この好ましい実施態様におい
ては、通信デバイスは、パケット終端マーカーを直接に
それにてこれらが互いに通信するプロトコール内で符号
化することができる。

好ましい実施態様の動作例 第８図は二つのリンクの前部及び後部持ち行列ポインタ
（８０ａ、ｂ及び８２ａ、ｂ）及び初期化に続くマイク
ロコンピュータのメモリー内の五つの仮想リンクを示す
。図面はまた個々の仮想リンクのチャネル見出しポイン
タ８，３がいかに使用されるべき物理リンクの番号、見
出しの長さ及び見出し自体を含むメモリーの別の領域を
ポインチするかを示す。リンク番号は、シンボル的に、
対応する物理リンクをポイントするように示される。こ
の図面において、仮想リンクの二つはリンク１を使用し
、他の三つはリンク０を使用する。

また、図面には、バッファー　ポインタ８．８によって
ポイントされるチャネル　パケット　バッファーが示さ
れる。仮想リンクも、対応する見出しも、あるいは対応
するチャネル　パケット　バッファーも隣接するメモリ
ー領域に置かれる必要はない。これらは、便宜上及びこ
れが単純な割り当て戦略であるために、メモリーの連続
する位置を占拠するように示される。

ここで、マイクロコンピュータＴ１上のプロセスＰ１が
仮想リンクＶＬｉ（メモリー位置８．１１から８．８ｉ
）を使用して出力を遂行するものと想定する。前に説明
されたような通信ユニットの動作の後に、マイクロコン
ピュータＴ１の持ち行列レジスタ及びメモリー位置は、
第９図に示されるようになる。前の図面に示される矢印
の幾つかは簡素化のために省略されている。

マイクロコンピュータＴ２上の別のプロセスＰ２が仮想
リンクＶＬｉ（メモリー位置８．１ｊから８．８３）を
使用して入力を遂行すると、前に説明されるように通信
ユニットが動作した後に、マイクロコンピュータＴ２の
持ち行列レジスタ及びメモリー位置は第１０図に示され
るようになる。

マイクロコンピュータＴ１のリンク１がマイクロコンピ
ュータＴ２のリンク０に接続され、メツセージ　パケッ
トが前に説明されたようにマイクロコンピュータＴ１か
らマイクロコンピュータＴ２に送られるものと想定する
。マイクロコンピュータＴｌ上の仮想リンクＶＬｉとマ
イクロコンピュータＴ２上の仮想リンクＶＬｊが前に説
明されたようにベアの仮想リンクを形成するものと想定
する。すると、メツセージ　パケットが到達すると、そ
の見出しが仮想リンクＶＬｊのアドレスを与えるように
復号される。この仮想リンク上の人力が既に遂行されて
ないときは、このパケットは、第１１図に示されるよう
にマイクロコンビュ−夕Ｔ２のメモリー内の関連するバ
ッファー内に格納される。

仮想リンクＶＬｊ上の入力がその後プロセスＰ２によっ
て遂行されると、マイクロコンピュータＴ２上の仮想リ
ンクの状態は、全メツセージが一つのパケットより長い
ときは、第１２図に示されるようになり、そうでないと
きは、プロセスが再スケジュールされ、仮想リンクＶＬ
ｊ内のプロセス記述子がＮｏｔＰｒｏｃｅｅｓ、ｐにリ
セットされる。

プロセスＰ２が仮想リンクＶＬｊ上の入力をメツセージ
　パケットが到達する前に遂行し、持ち行列レジスタお
よび仮想リンクが第１１図に示されるようになり、その
後、メツセージ　パケットが到達すると、マイクロコン
ピュータＴ２の持ち行列レジスタ及びメモリーは第１３
図に示されるようになる。

マイクロコンピュータＴ２上のもう一つのプロセスＰ３
が確認パケットが送られる前に仮想リンクＶＬｊ上の出
力を遂行すると、マイクロコンピュータＴ２の持ち行列
レジスタ及び仮想リンクの状態は第１４図に示されるよ
うになる。

以下においては、通信コントローラの動作がＯＣＣＡＭ
２言語との関連で説明される。このＯＣＣＡＭ言語はこ
こに参照の目的で編入されたＯＣＣＡＭ２参照マニュア
ルにおいて説明されている。

表■ 通信コントローラの動作 次に、通信コントローラの動作が、ＯＣＣＡＭ言語を使
用して説明される。通信コントローラのレジスタは、Ｏ
ＣＣＡＭ変数によって以下のように表わされる。

ＩＮＴ　ｃｈａｎｎｅｌ、ｈｅａｄｃｒ、ｂａｓｅ、　
ｐｒｏｃｅｓｓ、ｄｅｓｃｒｉｐｔｏｒ、　ｄａｔａ、
ｃｏｕｎｔ。

ｄａｔａ、Ｉ）Ｏｌｎｔｃｒ： ＩＮＴ　ｖｌｃｂ、ｐｏｉｎｔｃｒ、　ＩＸ）ｉｎｔｅ
ｒ、　１ｉｎｋ、ｎｕｍｂｃｒ：以ドのアレイのプール
変数は、リンクから通信コントローラの条件付マルチプ
レクサ−への他号を表わす。

［Ｎ１．１ｎｋｓｌＢＯＯＬ　ｗａｉｔｉｎｇ：以下の
プール変数は、通信コントローラの状態のビットを表わ
す。

３ＱＱＬ　ｄａｔａ、　ｐａｃｋｅｔ：［ＮＬｉｎｋｓ
コＢＯＯＬ　　１ｎｐｕｔｓ、　　ｐｒｏｃｅｅｄｉｎ
ｇ：通信ユニットのバスに接続されるＤＭＡデバイスの
レジスタはアレイの変数によって表わされる。

アレイのこれら要素は、特定のリンクに属するレジスタ
に対応する。リンクの番号は定数ＮＬｉｎｋｓによって
表わされる。

［ＮＬｉｎｋｓ］ＩＮＴ　１ｎｐｕｔ、ｐｏｉｎｔｅｒ
、　ｈｅａｄｅｒ、ｂｕｆ’ｆ’ｅｒ、　ｏｕｔｐｕｔ
、ｐｏｉｎｔｅｒ：［ＮＬｉｎｋｓ］ＩＮＴ　ｑｕｅｕ
ｅ、ｆｒｏｎｔ、ｐｏｉｎｔｅｒ、　ｑｕｅｕｅ、ｂａ
ｃｋ、ｐｏｉｎｔｅｒ：セットの基本動作が以下にＯＣ
ＣＡＭ手順を使用して説明される。これらは、単に、解
説を目的とするものであり、手順の主体は、この手順の
、＜ラメータが実際のパラメータによって置換できるこ
とを前提として常に代替できるものである。

以下の説明におては様々に命名される定数が使用される
。この好ましい実施態様においては、これらは３２ビッ
ト　マシーンに対して以下の値を持つことができるが、
ここで、アドレスはバイトにて表わされる。

ＶＡＬ　ｂｙＬｅｓ、ｐｅｒ、ｖｏｒｄ　Ｉｓ　４　ニ
ー　［’ｏｒ　ａ　３２−ｂｉＬ　ｍａｃｈｉｎｅＶＡ
Ｌ　ｄａｔａ、ｐａｃｋｅｔ、ｏｆ’ｌ’ｓｅｔ　　Ｉ
ｓ　Ｏ”　ｂｙｔｅｓ、ｐｅｒ、ｗｏｒｄ　：ＶＡＬ　
ａｃｋ、ｐａｃｋｅｔ、ｏｒｒｓｅｔ　　Ｉｓ　ｌ＊ｂ
ｙｔｅｓ、ｐｅｒ、ｗｏｒｄ　：ＶＡＬ　ｈｅａｄｅｒ
、ｐｏｉｎｔｅｒ、ｏｆＴｓｅｔ　Ｉｓ　２＊ｂｙｔｅ
ｓ、ｐｅｒ、ｗｏｒｄ　：ＶＡＬ　ｏｕｔｐｕｔ、ｃｏ
ｕｎｔ、ｏｒ［’ｓｅｔ　　Ｉｓ　３＊ｂｙｔｅｓ、ｐ
ｅｒ、ｗｏｒｄ　：ＶＡＬ　ｏｕｔｐｕｔ、ｐｒｏｃｃ
ｓｓ、ｏｒｆｓｃｔ　Ｉｓ　４＊ｂｙｔｃｓ、ｐｅｒ、
ｗｏｒｄ　：ＶＡＬ　１ｎｐｕｔ、ｐｒｏｃｅｓｓ、ｏ
ｒｆｓｅｔ　Ｉｓ　５＊ｂｙｔｅｓ、ｐｅｒ、ｗｏｒｄ
　：ＶＡＬ　１ｎｐｕｔ、ｃｏｕｎｔ、Ｏｆ’ｆｓｃｔ
　　Ｉｓ　６’　ｂｙｔｃｓ、ｐｃｒ、ｗｏｒｄ　：Ｖ
ＡＬ　ｂｕｆｆｃｒ、ｐｏｉｎｔｅｒ、ｏｆ’ｆ’ｓｃ
ｔ　Ｉｓ　７＊ｂｙｔｃｓ、ｐｃｒ、ｗｏｒｄ　：〜’
ＡＬ　ｐｏｉｎｔｃｒ、ｓ、ｏｒｒｓｃｔ　　　Ｉｓ　
（−３）＊ｂｙｔｃｓ、ｐｃｒ、ｗｏｒｄ　：ＶＡＬ　
ｐｄ、ｍａｓｋ　　　　Ｉｓ　〜１　ニー　ｍａｓｋｓ
　ｏｒｒｔｈｅ　ｂｏｔｔｏｍ　ｂｉｔＶＡＬ　ｏｒｌ
’ｓｅｔ、ｍａｓｋ　　　Ｉｓ　ｂｙｔｃｓ、ｐｅｒ、
ｗｏｒｄ　：ＶＡＬ　ｕｐｐｃｒ、ｂｉｔｓ、ｍａｓｋ
　Ｉｓ　〜（（２＊ｂｙｔｅｓ、ｐｅｒ、ｗｏｒｄ）　
−１）　：ＶＡＬ　ｍａｘ、ｐａｃｋｅｔ、５ｉｚｅ　
Ｉｓ　３２　ニー　３２　ｂｙｔｅｓＶＡＮ、ｎｕｌ　
Ｉ　　Ｉｓ　　ＭＯ８ＴＮＥＧ　　ＩＮＴ　　ニー　　
ｕｓｉｎｇ　　ｍｏｓｔ　　ｎｅｇａｔｉｖｅ　　ｉｎ
ｔｅｇｅｒ　　ａｓ　　ｔｈｅｂａｓｅ　ｏｒ　ｍｅｍ
ｏｒｙ ＶＡｌ、　ＮｏＬＰｒｏｃｅｓｓ、ｐ　Ｉｓ　ＭＯ８Ｔ
ＮＥＧ　ＩＮＴ　ニー　ｎｏ　ｐｒｏｃｅｓｓ　ａｔ　
１ｏｖｅｄ　ａｔ　Ｌｈｅｂａｓｅ　ｏｒ’　ｍｅｍｏ
ｒｙ ＶＡＬ　ＶＬｉｎｋＢａｓｅ　Ｉｓ　ｎｕｔ　Ｉ　＋　
（＋００＊ｂｙｔｅｓ、ｐｅｒ、ｗｏｒｄ）　−ｔａｂ
ｌｅ　５ｔａｒｔｓ　ａｔｌｏｏｔｈ　ｗｏｒｄ アドレスの生成、アドレスのメモリー　アドレス　レジ
スタ内へのブレーシング、（書き込みの場合の書き込ま
れるべきデータのデータ出力レジスタへのブレーシング
、及びメモリー　インターフェースへのシグナリングな
どの様々な動作は、以下の手順によって表わされる。

ＰＲＯＣＲｅａｄＷｏｒｄ　（ＩＮＴ　ｒｅｇｉｓｔｅ
ｒ、　ＶＡＬ　ＩＮＴ　ａｄｄｒｅｓｓ）−ｒｅａｄｓ
　ａ　ｗｏｒｄ　ｏｒ　ｄａｔａ　ａｔ　１ｏｃａｔｉ
ｏｎ　ａｄｄｒｅｓｓ　１ｎｔｏ　ｔｌ＋ｅ　ｒｅｇｉ
ｓｔｅｒＰＲＯＣＷｒｉｔｅＷｏｒｄ　（ＩＮＴ　ｒｅ
ｇｉｓｔｅｒ、　ＶＡＬ　ＩＮＴ　ａｄｄｒｅｓｓ）−
ｗｒｉｔｅｓ　ｔｈｅ　ｃｏｎｔｅｎｔｓ　ｏｆｔｈｅ
　ｒｅｇｉｓｔｅｒ　１ｎｔｏ　１ｏｃａｔｉｏｎ　ａ
ｄｄｒｅｓｓＰＩ？ＯＣＲｅａｄＰｒｏｍＶＬＣＢ　（
ＩＮＴ　ｒｅｇｉｓｔｅｒ、　ＶＡＬ　ＩＮＴ　ｏｆｒ
ｓｅｔ）−ｒｅａｄｓ　ｆｒｏｍ　ｔｈｅ　ｇｉｖｅｎ
　ｏｆｆ’ｓｅｔ　ｉｎ　ｔｈｅ　ｃｕｒｒｅｎｔ　ｖ
ｉｒｔｕａｌｃｏｎｔｒｏｌ　ｂｌｏｃｋ −ｔｎｔｏ　ｔｈｃ　ｒｅｇｉｓｔｅｒＲｃａｄＷｏｒ
ｄ　（ｒｃｇｉｓｔｃｒ、　Ｖｌｅｂ、ｐｏｉｎｔＯｒ
　＋　ｏｒｒｓｃｔ）１ｎｋ ＰＲＯＣＷｒｉｔｅＴｏＶＬＣＢ　（ＩＮＴ　ｒｅｇｉ
ｓｔｅｒ、　ＶＡＬ　ＩＮＴ　ｏｌＴｓｃｔ）−ｗｒｉ
ｔｅｓ　ｔｈｅ　ｃｏｎｔｅｎｔｓ　ｏｒｒｅｇｉｓｔ
ｅｒ　１ｎｔｏ　ａｎ　ｏｆＴｓｃｔｃｕｒｒｅｎｔ　
ｖｌｃｂ ＷｒｉｔｅＷｏｒｄ　（ｒｅｇｉｓｔｅｒ、　ｖｌｃｂ
、ｐｏｉｎｔｅｒ　＋　ｏｒｒｓｅＬ）ｆｒｏｍ　ｔｈ
ｅ ＰＲＯＣＲｃａｄＤａｔａＰｏｉｎｔｅｒ　（ＩＮＴ　
ｒｅｇｉｓｔｅｒ）−ｒｅａｄ　　ｔｈｅ　ｐｏｉｎｔ
ｅｒ　　ｒｒｏｍ　　Ｌｈｅ　ｖｏｒｋｓｐａｃｅ　ｏ
ｒ　ｔｈｅ　ｃｕｒｒｅｎｔ　　ｐｒｏｃｅｓｓ−ａｔ
　ａ　ｒｒｘｅｄ　ｏｒｒｓｅｔＲｅａｄｗｏｒｄ　（
ｒｅｇｌｓＬｅｒ、　（ｐｒｏｃｅｓｓ、ｄｅｓｃｒｉ
ｐＬｏｒ　／＼ｐｄ、ｍａｓｋ）　＋ｐＯｌｎＬｅｒ、
ｓ、ｏｒｒｓｅＬ） ＰＲＯＣｗｒｌｔｅＤａＬａＰｏｉｎｔｅｒ　（ＩＮＴ
　ｒｅｇｉｓｔｅｒ）ｗｒｉｔｅ　ｔｏ　ｔｈｅ　ｗｏ
ｒｋｓｐａｃｅ　ｏｒｔｈｅ　ｃｕｒｒｅｎｔｏｆｆ’
５ｅｔ ＷｒｉｔｅＷｏｒｄ　（ｒｅｇｉｓｔｅｒ、　（ｐｒｏ
ｃｅｓｓ、ｄｅｓｃｒｉｐｔｏｒｐｏｉｎｔｅｒ、ｓ、
ｏｆｆｓｅｔ） ｐｒｏｃｅｓｓ　ａｔ　ａ　ｒｉｘｅｄ／＼閃、ｍａｓ
ｋ）　＋ この手順は、仮想リンク　テーブル項目をリンク“ｌ　
ｉｎｋ、　ｎｕｍｂｅｒ”に対する出力持ち行列に通す
。

我々は、この仮想リンクがこのモードにおいては既にキ
ューされてないものと想定する。オフセットは、持ち行
列リンク語の個々の仮想リンク制御ブロック内のオフセ
ットである。これは仮想リンクがデータ　パケットある
いは確認パケットを送るためにキューされるべきか否か
を決定する。

ＰＩ？ＯＣＥｎＱｕｅｕｅ　（ＶＡＬ　ＩＮＴ　ｏｆｒ
ｓｅｔ）ＥＱ Ｐ ＱｕＯｕＱ、　Ｃｒｏｎｔ、ｐｏｆｎｔｃｒ［Ｉ　ｆｎ
ｋ、ｎｕｍｂｃｒ］　　ａｔ　ｎｕｌ　Ｉ−（ＩＬＩｃ
ＬＪＯｌ５Ｏｒａ９ｔＹｑｕｃｕｃ、ｆｒｏｎｔ、ｐｏ
ｌｎｔｃｒ［１ｉｎｋ、ｎｕｍｂｃｒ］ニーｖｌｃｂ、
ｐｏｉｎｔｅｒ　＋　ｏｆｒｓｃｔｑｕｅｕｅ、　ｆｒ
ｏｎｔ、ｐｏｉｎｔｅｒ［ｌ　ｉｎｋ、ｎｕｍｂｃｒｌ
◇ｎｕｌｌ−ｓｅｔ　ｉｈｅ　ｉｔｅｍ　ａｔ　ｔｈｃ
　ｂａｃｋ　ｏｒ　ｔｈｅ　ｑｕｅｕｅ　ｔｏ　ｐｏｉ
ｎｔ　ａｔ　ｔｈｅｎｅｗ　ｉｔｅｍ ＷｒｉｔｅＷｏｒｄ　（ｖｌｃｂ、ｐｏｉｎＬｅｒ　＋
　ｏ［’ｆ’ｓｅｔ、　ｑｕｅｕｅ、ｂａｃｋ、ｐｏｉ
ｎＬｅｒ［ｌ　ｉｎｋ、ｎｕｍｂｅｒ］） ｑｕｅｕｅ、ｂａｃｋ−ｐｏｉｎＬｅｒ［１ｉｎｋ、ｎ
ｕｍｂｅｒ］　：ｗ　ｖｌｃｂ、ｐｏｉｎＬｅｒ　＋　
ｏｒｌ’ｓｅｔこの手順はリンク“ｌ　ｉｎｋ、ｎｕｍ
ｂｅｒ″に対する出力持ち行列の前部から項目を取る。

これは、これが呼び出されたとき持ち行列が空でないこ
とを想定する。

ＰＲＯＣＤｅＱｕｅｕｅ　Ｏ ＥＱ ｖｌｃｂ、ｐｏｉｎｔｅｒ　ニー　ｑｕｅｕｅ、ｒｒｏ
ｎｔ、ｐｏｉｎｔｅｒ［１ｉｎｋ、ｎｕｍｂｅｒ］−ｕ
ｓｅ　ｔｈｅ　８−ｗｏｒｄ−ａｌｉｇｎＩＩｌｅｎｔ
　ｏｆ’　ｔｈｅ　ｖｌｃｂｓ　ｔｏ　ｄｉｓｔｉｎｇ
ｕｉｓｈ　ｔｈｅｐａｃｋｅｔ　ｔｙｐｅ Ｐ （ｖｌｃｂ、ｐｏｉｎｔｅｒ　　／＼　ｏｆｆｓｅｔ、
ｍａｓｋ）　　−０ｄａｔａ、ｐａｃｋｅｔ　ニー　Ｔ
ＲＵＥＲＵＥ ｄａｔａ、ｐａｃｋｅｔ　　ニー　ＦＡＬＳＥＦ ｑｕｅｕｅＪｒｏｎｔ、ｐｏｉｎｔｅｒ［ｌ　ｉｎｋ、
ｎｕｍｂｅｒコ　−　ｑｕｅｕｅ、ｂａｅｋ、ｐｏｉｎ
ｔｅｒ［ｌ　ｉｎｋ、ｎｕｒａｂｅｒｌ −Ｌｌ＋ｉｓ　ｖｉｒＬｕａｌ　１ｉｎｋ　ｉｓ　ｔｈ
ｅ　１ａｓＬ　ｉｎ　ｔｈｅ　ｑｕｅｕｅｑｕｅｕｅ、
　ｒｒｏｎＬ、ｐｏｉｎｔｅｒ［ｌ　ｉｎｋ、ｎｕｍｂ
ｅｒコ　ニーｎｕｌｌＲＵＥ −ｓｅｔ　ｔｈｅ　ｒｒｏｎｔ　ｐｏｉｎｔｅｒ　１０
　ｐｏｉｎｔ　ａｔ　ｔｈｅ　ｎｅｘｔ　ｉｎ　ｔｈｅ
　ｑｕｅｕｅＥＱ −ａｔ　ｔｈｉｓ　ｐｏｉｎｔ　ｖｌｃｂ、ｐｏｉｎｔ
ｅｒ　ｃｏｎｔａｉｎｓ　ｔｈｅ　ｏｆＴｓｅｔ１？ｅ
ａｄｌ’ｒｏｍＶＬＣＩ３　　（ｑｕｅｕｅ、ｆ’ｒｏ
ｎｔ、ｐｏｉｎｔｅｒ［１ｉｎｋ、ｎｕｍｂｅｒコ、　
０）ＷｒｉｔｃＴｏＶＬＣＢ　（ｎｕｌｌ、　０）−ｓ
ｅｔ　ｔｈｅ　ａｄｄｒｅｓｓ　ｔｏ　ｔｈｅ　ｔｏｐ
　ｏｆ　ｔｈｅ　ｂｌｏｃｋｖｌｃｂ、ｐｏｉｎｔｅｒ
　ニー　ｖｌｃｂ、ｐｏｉｎｔｅｒ　　／＼（ｕｐｐｅ
ｒ、ｂｉｔｓ、ｍａｓｋ）以下の手順は、現仮想リンク
と関連する物理リンクの番号をチャネル見出しポインタ
によってポイントされるデータから読み出す。

ＰＲＯＣＧｃｔＬｉｎｋＮｕｍｂｃｒ　ＯＥＱ ＲｅａｄＰｒｏＩＩＩＶＬＣＢ　　（ｐｏｉｎｔｅｒ、
　　ｈｅａｄｅｒ、ｐｏｉｎｔｅｒ、ｏ「ｆｓｅｔ）Ｒ
ｅａｄνｏｒｄ　　（ｌｉｎｋ、ｎｕｍｂｅｒ、　　ｐ
ｏｉｎｔｅｒ）通信リンクとＣＰＵとの間の通信は、Ｏ
ＣＣＡＭチャネルによって表わされる。ＯＣＣＡ　Ｍ上
の通信は同期されるが、これは、単一のＯＣＣＡ　Ｍ通
信が前に説明の要求／応答ペアと対応することを意味す
る。データ値の通信はまたマイクロコンピュータのデー
゛タ　バスの使用を伴う。要求、応答及びデータ伝送の
組合わせは、以下のチャネル上のＯＣＣＡ　Ｍ通信によ
って表わされる。

ＣＨＡＮ　ＯＦ　ＩＮＴ　ｆｒｏｍ、ｃｐｕ、ｔｏ、ｃ
ｏｍｍｕｎｉｃａｔｉｏｎｓ、ｕｎｉｔ　：ＣＨＡＮ　
ＯＦ　ＩＮＴ　ｆｒｏｍ、ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｓ、ｕｎｉｔ、ｔｏ、ｃｐｕ　：通信コンピュータとＤ
ＭＡデバイスとの間の信号は、同様に以下のＯＣＣＡＭ
チャネルのアレイによって表わされる。

［ＮＬｌｎｋｓｌＣ）ｔＡＮ　ＯＦ　ＢＯＯＬ　ｄａｔ
ａ、ｐａｃｋｃｔ、　ａｃｋ、ｐａｃｋｅｔ、　ｐａｃ
ｋｅｔ、ｅｎｄ。

ａｃｋｎｏｗｌｅｄｇｅ　： ［ＮＬｉｎｋｓｌＣＨＡＮ　ＯＦ　ＢＯＯＬ　ｐｒｏｃ
ｅｅｄ　：以下の手順は、パケットの見出しに対するポ
インタ及びその長さのカウントを、ポインタ　レジスタ
が既に見出しの開始のアドレスを含むことを前提として
、Ｄ−ＭＡ出力デバイス内にロードする。

ＰＲＯＣ５ｅＬＵｐＨｅａｄｅｒ　Ｏ ＥＱ ｐｏｉｎｔｅｒ　　ニー　　ｐｏｉｎｔｅｒ　　＋　　
ｗｏｒｄ　　−ｉｎｃｒｅｍｅｎｔ　　ｔｈｅ　　ｐｏ
ｉｎｔｅｒ　　ｂｙ　　ｏｎｅ　　ｗｏｒｄＲｅａｄＷ
ｏｒｄ　（ｏｕｔｐｕｔ、ｃｏｕｎｔ［１ｉｎｋ、ｎｕ
ｍｂｃｒｌ、ｐｏｉｎｔｅｒ）−ｓｅｔ　ｔｈｅ　ｏｕ
ｔｐｕｔ　ｐｏｉｎｔｅｒ　ｔｏ　ｔｈｅ　ｎｅｘｔ　
ｗｏｒｄ、　ｗｈｅｒｅ　ｔｈｃ　ｈｅａｄｃｒｔａｒ
ｔｓ ｏｕｐｕｔ、ｐｏｉｎｔｃｒ［１ｉｎｋ、ｎｕｍｂｃｒ
ｌ　ニー　ｐｏｉｎｔｅｒ　＋　ｗｏｒｄｐｒｏｃｃｃ
ｃｌ［１ｉｎｋ、ｎｕｍｂｃｒｌ　！　ＴＲＵＥ　−ｃ
ａｕｓｅｓ　ｔｈｅ　ｒｅｇｉｓｔｅｒｓ　ｔｏ　ｂｅ
ｏｐｉｅｄ 以下の手順は次のパケットの長さを算定し、格納された
カウントをその量だけ減分する。カウントがまだゼロで
ないときは、これは、プロセス作業空間内の格納された
ポインタも更新する。見出しが送られる前に常にこれを
行なうことによって、我々は、パケットが完全に送られ
る前に確認パケットが戻されたとき、正しいデータと共
に次のパケットを送ること（あるいはプロセスを再スケ
ジュールする）ことを保証する。これは、次に、データ
のパケットを送る。

ＰＲＯＣ５ｃｎｄＤａｔａＰａｃｋｃｔ　ＯＥＱ ＳｅｔＵｐＨｃａｄｃｒ　０ ｏｕｔｐｕＬ、ｐｏｉｎＬｅｒ［１ｉｎｋ、ｎｕｍｂｅ
ｒｌ　　ニー　ｄａｔａ、ｐｏｉｎｔｅｒＰ （ｄａＬａ、ｃｏｕｎＬ　　＜−ｍａｘ、ｐａｃｋｅｔ
、５Ｌｚｅ）ｏｕｔｐｕＬ、ｃｏｕｎＬ［ｌ　ｉｎｋ、
ｎｕｍｂｅｒｌ　　ニー　　ｄａｔａ、ｃｏｕｎｔ　　
−５ｅｎｄ　　ｅｖｅｒｙｔｈｉｎｇＩｅｌ’ｔ ＴＩ？ｌＪＥ ＥＱ −５ｅｎｄ　ａ　Ｉ’ｕｌｌ　５ｉｚｅ　ｐａｅｋｅＬ
、　ａｎｄ　ｕｐｄａｔｅ　ｔｈｅ　ｐｏｉｎｔｅｒｏ
ｕＬｐｕＬ、ｃｏｕｎＬ［ｌ　ｉｎｋ、ｎｕｍｂｃｒｌ
　ニー　ｍａｘ、ｐａｃｋｅｔ、５ｉｚｅｄａＬａ、ｐ
ｏｉｎｔｅｒ　ニー　ｏｕｔｐｕｔ、ｐｏｉｎｔｅｒ［
１ｉｎｋ、ｎｕｍｂｅｒｌ　＋　１ＩｌａＸ。

ｐａｅｋｅＬ、５ｉｚｅ ＷｒｌＬｅＤａｔａＰｏｉｎｔｅｒ　　（ｄａｔａ、ｐ
ｏｉｎｔｅｒ）−ｕｐｄａｔｅ　ｔｈｅ　ｄａｔａ、ｃ
ｏｕｎｔ；　ｉｔ’　ｉｔ　ｉｓ　ｎｏｗ　ｚｅｒｏ、
　ｔｈｅ　ｐｒｏｃｅｓｓ　ｗｉｌｌｅ −ｒｅｓｃｈｃｄｕｌｅｄ　ｗｈｅｎ　ｔｈｅ　ａｃｋ
　ａｒｒｉｖｅｓ。

ｄａｔａ、ｃｏｕｎｔ　ニー　ｄａｔａ、ｃｏｕｎｔ　
−ｏｕｔｐｕｔ、ｃｏｕｎｔ［１ｉｎｋ、ｎｕｍｂｃｒ
ｌＷｒｉｔｃＴｏＶＬＣＢ　（ｄａｔａ、ｃｏｕｎｔ、
　ｏｕｔｐｕｔ、ｃｏｕｎｔ、ｏｆｆｓｅｔ）ｐｒｏｃ
ｃｃｄ［１ｉｎｋ、ｎｕｍｂｃｒｌ　ｉ　ＴＲＵＥ　−
５ｔａｒｔｓ　ｔｒａｎｓｍｉｓｓｉｏｎ−ｖａｉｔｉ
ｎｇ［ｌ　ｉｎｋ、ｎｕｍｂｃｒコ　ｗｉ　Ｉ　Ｉ　　
ｎｏｗ　ｂｅｃｏｍｅ　ＰＡＬＳＥＯＣＣＡＭの以下の
ピースはいかに通信コントローラがメツセージを送るた
めにＣＰＵからの要求に応答するかを示す。

−ａ　ｒｅｑｕｅｓｔ　ｔｏ　ｏｕｔｐｕｔ　ｈａｓ　
ｂｅｅｎ　ｒｅｃｅｉｖｅｄ　ｌ’ｒｏｍ　Ｌｈｅ　Ｃ
ＰＵｒＺＱ −ｇｅｔｔｈｅ　ｄａｔａ　「ｏｒ　ｔｈｅ　ｍａｓｓ
ａｇｅ　ｒｒｏｍ　ｔｈｅ　ｃｐｕｆｒｏｍ、ｃｐｕ、
ｔｏ、ｃｏｍｍｕｎｊｃａｔｉｏｎｓ、ｕｎＨ？　ｖｌ
ｃｂ、ｐｏｉｎｔｅｒｆｒｏｍ、ｃｐｕ、ｔｏ、ｃｏｍ
ｍｕｎｊｃａｔｉｏｎｓ、ｕｎｉｔ　？　ｄａｔａ、ｐ
ｏｉｎｔｅｒｒ　ｒｏｎ＋、ｃｐｕ、　Ｌｏ、ｃｏｍｍ
ｕｎｉｃａＬｉｏｎｓ、ｕｎｉ　Ｌ　？　ｄａｔａ、ｃ
ｏｕｎＬｆｒｏｍ、ｃｐｕ、ｔｏ、ｃｏｍｍｕｎｉｃａ
Ｌｉｏｎｓ、ｕｎｉｔ　　？　　ｐｒｏｃｅｓｓ、ｄｅ
ｓｃｒｉｐｔｏｒＧｅｔＬｉｎｋＮｕｍｂｅｒ　０ Ｆ −ｔｈｅ　ＤＭＡ　ｏｕｔｐｕｔ　ｄｅｖｉｃｅ　ｉｓ
　１ｄｌｅ　ａｎｄ　ｎｏｔｈｉｎｇ　ｉｓ　ｑｕｅｕ
ｅｄ　ｔｏ　ｕｓｅｉｔ： ｗａｌｔｊｎｇ［ｌ　ｉｎｋ、ｎｕｍｂｃｒｌ　ａｎｄ
　　（ｑｕｅｕｅ、ｒｒｏｎｔ、ｐｏｉｎｔｅｒ［１ｉ
ｎｋ、ｎｕｍｂｃｒｌ　　−ｎｕｌｌ） ＥＱ ＷｒｉｔｅＴｏＶＬＣＢ　（ｐｒｏｃｅｓｓ、ｄｃｓｃ
ｒｉｐｔｏｒ、　ｏｕｔｐｕｔ、ｐｒｏｃｅｓｓ、ｏｆ
’ｆｓｅｔ）ＳｃｎｄＤａｔａＰａｃｋｃｔ　０ ＵＲＥ −ｑｕｅｕｅ　ｔｈｅ　ｐａｃｋｅｔ ＥＱ −ｔｈｒｅａｄ　ｔｈｅ　ｖｌ　ｉｎｋ　ｏｎｔｏ　ｔ
ｈｅ　ｑｕｅｕｅＥｎＱｕｅｕｅ　（ｄａｔａ、ｐａｃ
ｋｅｔ、ｏｆｆ’５ｅｔ）−ｒｅｃｏｒｄ　ｔｈｅ　ｍ
ｅｓｓａｇｅ　ｄａｔａＷｒｉＬｅＤａＬａＰｏｉｎＬ
ｅｒ　　（ｄａｔａ、ｐｏｉｎｔｅｒ）ＷｒｉｔｃＴｏ
ＶＬＣＢ　（ｄａｔａ、ｃｏｕｎｔ、　ｏｕｔｐｕｔ、
ｃｏｕｎｔ、ｏｆｆｓｅｔ）Ｗｒ１ｔＯＴＯＶＩｆ’Ｂ
　（ｐｒｏｃｃｓｓ、ｄｃｓｃｒｉｐｔｏｒ、　ｏｕｔ
ｏｐｕｔ、ｐｒｏｃｃｓｓ、ｏｆｒｓｃｔ）以下の手順
は、いかにＤＭＡ出力デバイスか確認パケット（つまり
、データを持たないパケット）を送るためにセット　ア
ップされるかを示す。

ＰＲＯＣＳｅｎｄＡｃｋｎｏｖｌｅｄｇｅＰａｃｋｅＬ
　□ＥＱ ＧｅＬＩ、ｉ　ｎｋＮｕｍｂｅｒ　０ Ｆ −ｔｈｅ　ＤＭＡ　ｏｕｔｐｕｔ　ｄｅｖｉｃｅ　ｉｓ
　１ｄｌｅ　ａｎｄ　ｎｏｔｈｉｎｇ　ｉｓ　ｑｕｅｕ
ｅｄ　ｔ。

ｕｓｅ＋Ｌ： ｖａｉｔｌｎｇ［１ｉｎｋ、ｎｕｍｂｅｒｌ　ＡＮＤ　
（ｑｕｅｕｅ、ｆｒｏｎｔ、ｐｏｌｎｔｅｒ［ＩＩｎｋ
、ｎｕｍｂｅｒｌｎｕｌり ＳＥＱ ＳｅｔＬｌｐＨｅａｄｅｒ　０ ｏｕｔｐｕｔ、ｃｏｕｎｔ［１ｉｎｋ、ｎｕｍｂｃｒｌ
　ニー　０ｐｒｏｃｃｃｄ［１ｉｎｋ、ｎｕｍｂｃｒｌ
　！　ＴＲ１ｌＥ　−５ｔａｒｔｓ　ｔｒａｎｓｍｉｓ
ｓｉｏｎ−ｗａｉｔｉｎｇ［１ｉｎｋ、ｎｕｍｂｃｒｌ
　ｗｉｌｌ　ｎｏｗ　ｂｅｃｏｍｅ　ＦＡＬＳＥＲＵＥ −５ｔｏｒｅ　ｔｈｅ　Ｉｎｆ’ｏｒｍａｔｌｏｎ　ｔ
ｈａｔ　ｔｈｅ　ａｃｋｎｏｗｌｅｄｇｅ　Ｉｓ　ｗａ
ｎｔｅｄｌＥｎＱｕｅｕｅ　（ａｃｋ、ｐａｃｋｅＬ、
ｏｒｌ’５ｅｔ）以下の手順は、プロセス記連子をＣＰ
Ｕに戻し、これがその後再度実行できるようにする。

ＲＰＯＣＲｃｓｃｈｅｄｕｌｅＰｒｏｃｃｓｓ　ＯＥＱ ｆｒｏｍ、ｃｏｍａ＋ｕｎｉｃａｔｉｏｎｓ、ｕｎｉｔ
、ｔｏ、ｃｐｕ　！　ｐｒｏｃｃｓｓ、ｄｃｓｃｒｔｐ
ｔｏｒ以下のＯＣＣＡＭのピースは、いかに通信コント
ローラがメツセージを受信するためにＣＰＵからの要求
に応答するかを示す。

ＳＥＱ ！’ｒｏｍ、ｃｐｕ、ｔｏ、ｃｏｍｍｕｎｉｃａＬｉｏ
ｎｓ、ｕｎｉｔ　　？　　ｖｌｃｂ、ｐｏｉｎｔｅｒ１
’ｒｏｍ、ｃｐｕ、ｔｏ、ｃｏｍｍｕｎｉｃａＬｉｏｎ
ｓ、ｕｎｉ　ｔ　Ｉ？ｄａＬａ、ｐｏｉｎｔｅｒｒｒｏ
ｎ＋、ｃｐｕ、ｔｏ、ｃｏｍｉ＋ｕｎｉｃａｔｉｏｎｓ
、ｕｎｉｔ　　？　　ｄａｔａ、ｅｏｕｎＬｆ’ｒｏｍ
、ｃｐｕ、ｔｏ、ｅｏｍｍｕｎｉｃａＬｉｏｎｓ、ｕｎ
ｉｔ　　？　　ｐｒｏｃｅｓｓ、ｄｅｓｃｒｉｐｔｏｒ
−Ｌｈｅ　ｃｐｕ　ｎｏｗ　ｗａｉｔｓ　ｒｏｒ　ａ　
Ｉ”ｕｒｔｈｅｒ　ｃｏｍｍｕｎｉｃａｔｉｏｎＲｅａ
ｄＦｒｏｍＶＬＣＢ（ｐｏｉｎｔｅｒ、　ｂｕｆ’ｖｅ
ｒ、ｐｏｉｎｔｅｒ、ｏｆ’ｒｓｅｔ）−ｃｈｅｅｋ　
ｗｈｅｔｈｅｒ　ａ　ｐａｃｋｅｔ　ｉｓ　ａｌｒｅａ
ｄｙ　ａｒｒｉｖｉｎｇ　ｏｎ　ｔｈｅ　ｓａｍｅｖｉ
ｒｔｕａｌ　　１ｉｎｋ １１ｎｋ、ｎｕｍｂｅｒ　ニー　０ ＷＩＩＩＬＩＥ　（（ｐｏｉｎｔｅｒ　／＼１−０）　
ＡＮＤ　（ＩＩｎｋ、ｎｕｍｂｅｒ　＜　ＮＬｉｎｋｓ
））１１？ １ｎｐｕｔ、ｐｒｏｃｃｃｄｉｎｇ［１ｉｎｋ、ｎｕｍ
ｂｃｒｌ　ＡＮＤ（ｈｃａｄｃｒ、ｂｕｆｆｃｒＤｉｎ
ｋ、ｎｕｍｂｃｒｌ　−ｖｌｃｂ、ｐｏｉｎｔｅｒ）Ｓ
ＥＱ ｐｏｔｎｔｃｒ　　ニーｐｏｔｎｔｃｒ＼／　　ｌ−ｔ
ｅｒｍｉｎａｔｅｓ　　ｔｈｅ　１ｏｏｐ−ｗａｉｔ　
ｆ’ｏｒ　ｔｈｅ　ｐａｃｋｅｔ　ｔｏ　ｂｅ　ｗｒｉ
ｔｔｅｎ　ｔｏ　ｔｈｅ　ｂｕｒｒｃｒｐａｃｋｅｔ、
　　ｅｎｄ［１ｉｎｋ、ｎｕｍｂｅｒｌ　　？　　ｒｉ
ｎｉｓｈｃｄｉｎｐｕＬ、ｐｒｏｃｅｅｄｉｎｇ［１ｉ
ｎｋ、ｎｕｍｂｅｒｌ　　ニー　ＦＡＬＳＥＴＲ匪 １ｉｎｋ、ｎｕｍｂｅｒ　　：＝　　１ｉｎｋ、ｎｕｍ
ｂｅｒ　　＋　　１−　Ｈ’　ｔｈｅｒｅ　ｉｓ　ｎｏ
ｗ　ａ　ｐａｃｋｅｔ　ｏｒｄａＬａ　ｉｎ　ｔｈｅ　
ｖｉｒｔｕａｌ　１ｉｎｋ　ｂｕｆｒｅｒｔｈｉｓ　１
ｓ ｉｎｄｉｃａｔｅｄ　ｂｙ　ｔｈｅ　ｂｏｔｔｏｍ　ｂ
ｉｔ　ｏｆ’　ｔｈｅ　ｐｏｉｎｔｅｒ　ｂｅｉｎｇ　
ｓｅｔ　ｔｏ　１圧 （ｐｏｉｎｔｅｒ／＼１）　−１−ｂｏｔｔｏｍ　ｂｉ
ｔ　ｓｅｔＥＱ ｐｏｉｎｔｅｒ　　ニー　　ｐｏｉｎｔｅｒ　×　ｌ−
ｕｎｓｅｔ　　ｂｏｔｔｏｍ　　ｂｉｔ　　ｏｆ’　　
ｐｏｉｎｔｅｒ−ａｓｋ　Ｌｈｅ　ｃｐｕ　ｔｏ　ｍｏ
ｖｅ　ｄａｔａ　ｒｒｏｒｎ　ｔｈｅ　ｂｕｆＴｅｒ１
’ｒｏｍ、ｃｏｍｍｕｎｉｃａＬｉｏｎｓ、ｕｎｉｔ、
ｔｏ、ｃｐｕ　ｊ　ｐｏｉｎｔｅｒＦ ｄａｔａ、ｃｏｕｎｔ　＞　ｍａｘ、ｐａｅｋｅＬ、５
ｉｚｅＳＥＱ　−ｔｈｅｒｅ　ｍｕｓｔ　ｂｅ　ａ　ｒ
ｕｌ　ｌ−５ｉｚｅ　ｐａｃｋｅｔ　ｉｎ　ｔｈｅｂｕ
ｆ’ｆ’ｅｒ −ａｓｋ　ｔｈｅ　ｃｐｕ　ｔｏ　ｍｏｖｅ　ｉｔ　ａ
ｌ　Ｉｆ’ｒｏｍ、ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、ｕ
ｎｉｔ、ｔｏ、ｃｐｕ　ｊ　ｍａｘ、ｐａｃｋｅｔ、５
ｉｚｅＷｒｉｔｅＤａｔａＰｏｉｎｔｅｒ　（ｄａｔａ
、ｐｏｉｎｔｅｒ　＋　ｍａｘ、ｐａｃｋｅｔ、５ｉｚ
ｃ）ＷｒｉｔｃＴｏＶＬＣＢ　（ｄａｔａ、ｃｏｕｎｔ
　−ｍａＸ、ｐａｅｋｏｔ、５ｉＺＱ、　１ｎｐｕｔ。

ｅｏｕｎｔ、ｏｆｆｓｅｔ） ＷｒｉｔｃＴｏＶＬＣＢ　（ｐｒｏｃｃｓｓ、ｄｃｓｃ
ｒｉｐｔｏｒ、　１ｎｐｕｔ、ｐｒｏｃｅｓｓ。

ｏｆｒｓｃｔ） ｄａｔａ、ｃｏｕｎｔ　　＜”　ｒｎａＸ、ｐａＱｋＱ
Ｌ、５ｉＺＱ　−ｔｈｅ　　ｍｅｓｓａｇｅ　　ｉｓｃ
ｏｍｐｌｅｔｅ ＳＥＱ　−ａｓｋ　Ｌｌｌｅ　ｅｐｕ　ＬＯｍ０Ｖｅ　
Ｌｈｅ　ｖｌ＋ｏｌｅ　＋ｎｅＳｓａｇｅｆｒｏｍ、ｃ
ｏｍｍｕｎｉｃａｔｉｏｎｓ、ｕｎｉｔ、ｔｏ、ｃｐｕ
　　！　　ｄａｔａ、ｃｏｕｎｔＲｅｓｃｈｅｄｕｌｅ
Ｐｒｏｃｅｓｓ　□ＶｒｉＬｅＴｏＶ１＋ＣＢ　（ｐｏ
ｉｎＬｅｒ、　ｂｕｆｒｅｒ、ｐｏｉｎｔｅｒ、ｏｌ’
ｌ”ｓｅＬ）ＳｃｎｄＡｃｋｎｏｖｌｃｄｇｃＰａｃｋ
ｅｔ　０（ｐｏｔ＋ｒｔｅｒ　　／＼ｌ）　＝　Ｏ−ｂ
ｏｔｔｏｍ　ｂｉｔ　ｎｏｔ　ｓｅｔ；　ｎｏ　ｐａｃ
ｋｅｔ　５ｅｅｎｏ　ｒａｒ ＥＱ ｆｒｏｌ！１．ｃｏｍｍｕｎｉｃａｔｌｏｎｓ、ｕｎｉ
ｔ、ｔｏ、ｃｐｕ　！　ａｃｋ、ｉｏ　−ａｌｌｏｗ　
ｔｈｅＣＰＵ　ｔｏ　ｐｒｏｃｅｅｄ ＷｒｉｔｅＤａｔａＰｏｉｎｔｅｒ　　（ｄａｔａ、ｐ
ｏｉｎｔｅｒ）νｒｉｔｃＴｏＶＬｃＢ　（ｄａｔａ、
ｃｏｕｎｔ、　１ｎｐｕｔ、ｃｏｕｎｔ、ｏｌＴｓｅｔ
）ＷｒｉＬｅＴｏＶｌ、ＣＤ　（ｐｒｏｅｅｓｓ、ｄｅ
ｓｃｒｉｐｔｏｒ、　１ｎｐｕｔ、ｐｒｏｃｅｓｓ、ｏ
ｌＴｓｅｔ）以下の手順は、パケット見出しを復号して
、パケットがそれにアドレスされる仮想リンクの制御ブ
ロックをアドレスを得る。

（ｈｅａｄｅｒ、ｂｕｌ’（’ｅｒ［ｌ　ｉｎｋ、ｎｕ
ｍｂｅｒｌ−ｃａｈｎｎｅｌ　。

ｈｅａｄｅｒ、ｂａｓｅ　）はアドレスされた仮想リン
クの番号、つまり、仮想リンク　テーブルのベースから
のブロック　オフセットである。従って、これはテーブ
ルのベースからの語オフセットを得るためには、８を掛
けなければならない（３だけ左にシフトすることに等し
い）。

ＰＲＯＣＤｅｃｏｄｅｌｌｅａｄｅｒ　ＯＥＱ ｈｅａｄｅｒ、ｂｕｆｆｅｒ［１ｉｎｋ、ｎｕｍｂｅｒ
ｌ　ニー（（ｈｅａｄｅｒ、ｂｕｆ’ｒｅｒ［１ｉｎｋ
、ｎｕｎ＋ｂｅｒ］　　−ｃｈａｎｎｅｌ、ｈｅａｄｅ
ｒ、ｂａｓｅ）　　＜＜　　３）　　＋ＶＬｉｎｋＢａ
ｓｅ ｖｌｃｂ、ｐｏｉｎｔｅｒ　　ニー　ｈｅａｄｅｒ、ｂ
ｕｆｆｅｒ［１ｉｎｋ、ｎｕｍｂｅｒｌ以下のＯＣＣＡ
Ｍのピースは、０力１１ご通信コントローラがＤＭＡ人
カデノくイスの一つ力（確認／くケラトを受信したとき
応答する力Ａを示す。

ＥＱ −ｒｉｎｄ　ｏｕｔ　ｈｏｗ　ｍｕｃｈ　ｏｒｔｌ）ｃ
　ｍｅｓｓａｇｅ　ｒｅｍａｉｎｓ　ｔｏ　ｂｅ　ｓｅ
ｎｔＲｅａｄＦｒｏｍＶＬＣＢ　　（ｄａｔａ、ｃｏｕ
ｎｔ、　　０Ｕｔｐｕｔ、ｅＯｕｎＬ、０ｒｒＳｅｔ）
Ｐ ｄａｔａ、ｃｏｕｎｔ　”　０−１ａｓｔ　ｐａｃｋｅ
Ｌ　１ｌａｓ　ｂｅｅｎ　５ｅｎｔＥＱ ＲｅａｄＰｒｏｍＶＬＣＢ　（ｐｒｏｃｅｓｓ、ｄｅｓ
ｃｒｉｐｔｏｒ、　ｏｕｔｐｕｔ、ｐｒｏｃｅｓｓ、ｏ
ｆ’ｌ’５ｅｔ）ＷｒｉｔｅＴｏＶＬＣＢ　（ＮｏｔＰ
ｒｏｃｅｓｓ、ｐ、　ｏｕｔｐｕｔ、ｐｒｏｃｅｓｓ、
ｏｒｒｓｅｔ）ＲｅｓｃｈｅｄｕｌｅＰｒｏｃｅｓｓ　
０ＴＲＵＥ−５ｅｎｄ　ｏｒ　ｑｕｅｕｅ　ａｎｏｔｈ
ｅｒ　ｐａｃｋｅｔＥＱ ＧｃｔＬｉｎｋＮｕｍｂｃｒ　０ Ｆ ｗａｉＬｉｎｇ［１ｉｎｋ、ｎｕｍｂｅｒｌ　　ＡＮＤ
　　（ｑｕｅｕｅ、ｆｒｏｎｔ、ｐｏｉｎｔｅｒ［ｌ　
ｉｎｋ、ｎｕｍｂｅｒｌ　　−ｎｕｔ　Ｉ）ＥＱ ＴｌｅａｃｌＤａｔａＰｏｉｎＬｅｒ　（ｄａｔａ、ｐ
ｏｉｎｔｅｒ）ＳｅｎｄＤａｔａＰａｅｋｅｔ　□ ｒｌＬＩＥ ＥｎＱｕｅｕｅ　（ｄａｔａ、ｐａｃｋｅｔ、ｏｆＴｓ
ｅｔ）ＯＣＣＡＭの以下のピースｌ水、ＤＭＡ人カデノ
・イスの一つがデータ　ｌくケ・ソトを受信したときづ
信コントローラがｌ、Ｍ７５−１こ応答する力１を示す
。

ｈｃａｄｃｒ、ｂｕｒｆｃｒ［１ｉｎｋ、ｎｕｍｂｃｒ
コの底部ビ・ント（ヨ・人力プロセスが（存在する場合
）ノクケ・ソト人ノｊノ終了したとき、再スケジュール
されるべき力）否ノを決定するために使用される。この
チャネＪし上（準備のできた入力が存在するｔ二め、我
々Ｃよ、そ（上で他の人力が処理されな０ものと想定し
、従て、我々は、このレジスタの値を人力力（遂イテさ
れたとき行なわれる比較をスポイルすることなく安全に
退廃させることができる。

ＥＱ −ｃｈｅｃｋ　ｗｈｅｔｈｅｒ　ａｎ　１ｎｐｕｔ　ｉ
ｓ　ｒｅａｄｙ−ｒｅａｄ　ｐｒｏｃｅｓｓ　ｄｅｓｃ
ｒｉｐｔｏｒ　ａｎｄ　ｈｅａｄｅｒ　ｐｏｉｎｔｅｒ
　ｆｒｏｍ　ｖｌｃｂＲｃａｄｔ’ｒｃｍＶＬＣＢ　（
ｐｏｉｎｔｅｒ、　ｈｃａｄｃｒ、ｐｏｉｎｔｃｒ、ｏ
ｆｆｓｅｔ）ＲｃａｄＰｒｏｍＶＬＣＢ　（ｐｒｏｃｃ
ｓｓ、ｄｃｓｃｒｉｐｔｏｒ、　１ｎｐｕｔ、ｐｒｏｃ
ｃｓｓ、ｏｆｆｓｅｔ）Ｆ ｐｒｏｃｅｓｓ、ａｃｓｃｒｔｐｔｏｒ　”　ＮｏｔＰ
ｒｏｃｃｓｓ、ｐ　−ｎＯ１ｎｐｕｔ　ｉｓ　ｒｅａｄ
ｙ−ｔｅｌ　Ｉ　ｔｈｅ　ＤＭＡ　１ｎｐｕｔ　ｄｅｖ
ｉｃｅ　ｔｏ　ｗｒｉｔｅ　ｔｏ　ｔｈｅ　ｂｕｒｒｅ
ｒＥＱ ＲｅａｃｌＦｒｏｍＶＩＣＢ　（ｉｎｐｕｔ　、ｐｏｉ
　ｎｔｅｒ［ｌ　ｉ　ｎｋ、ｎｕｍｂｅｒｌ　、ｂｕｔ
’ｒｅｖ　、ｐｏｉ　ｎｔｅｒ。

ｏＣｒｓｅｔ） −ｒｅｃｏｒｄ　Ｌｈａｔ　ｔｂｅ　ｂｕｌＴｅｒ　ｉ
ｓ　ｎｏｔ　ｅｍｐｔｙＷｒｉｔｅＴｏ■、ＣＢ　　（
ｉｎｐｕｔ、ｐｏｉｎｔｅｒ［ｌ　ｉｎｋ、ｎｕｍｂｅ
ｒｌ　　＼／　　ｌ、　　ｂｕｌ’ｌ”ｅｒ。

ｐｏｉ　ｎｔｅｒ、ｏｌ’　ｒｓｅｔ）ａｃｋｎｏｖｌ
ｅｄｇｅ［ｌ　ｉｎｋ、ｎｕｍｌ）ｅｒｌ　！　Ｔｒｕ
ｅ　−ａｔ　ｌｏｗ　１ｎｐｕｔ　ｔｏ　ｐｒｏｃｅｅ
（ｉｎｐｕｔ、ｐｒｏｃｅｅｃｌｉｎｇｌ：１ｉｎｋ、
ｎｕｍｂｅｒｌ　　ニーＴＲＬＩＥｐｒｏｃｅｓｓ、ｄ
ｅｓｃｒｉｐｔｏｒ　０　ＮｏｔＰｒｏｃｅｓｓ、ｐ　
−ａｎ　Ｉｎｐｕｔ　ｉｓ　ｒｅａｄｙ　ｏｎｃｈｉｓ
　　ｃｌ＋ａｎｎｅ ＳＥＱ −ｒｅａｄ　ｐｏｉｎＬｅｒ　Ｉ’ｒｏｍ　Ｌｈｅ　ｐ
ｒｏｃｅｓｓ　ｗｏｒｋｓｐａｃｅＲｅａｄＤａＬａＰ
ｏｉｎＬｅｒ　　（ｉｎｐｕＬ、ｐｏｉｎｔｅｒ［１ｉ
ｎｋ、ｎｕｍｂｃｒｌ）ａｃｋｎｏｖｌｅｄｇｅ［ｌ　
ｉｎｋ、ｎｕｍｂｃｒｌ　！　ＴＲＩＥ−ａｔ　ｌｏｗ
　１ｎｐｕｔ　ｔｏ　ｐｒｏｃｅｅｄｉｎｐｕＬ、ｐｒ
ｏｅｅｅｄｌｎｇ［１ｉｎｋ、ｎｕｍｂｅｒｌ　　ニー
　ＴＲＵＥＲｅａｄＰｒｏｍＶＬＣＢ　（ｄａｔａ、ｃ
ｏｕｎｔ、　Ｉｎｐｕｔ、ｃｏｕｎｔ、ｏｆ’ｆ’５ｅ
ｔ）−Ｕｐｃ！ａｔｅ　ｐｏｉｎｔｅｒ　ａｎｄ　ｃｏ
ｕｎｔｌｌ・゛ ｄａｔａ、ｃｏｕｎｔ　＞　ｌｌ１ａＸ、ｐａｅｋｅｔ
、５ｆＺｅＥＱ −ｖｒ１ｔｃ　ｌｎｃｒｃｍｃｎｔｃｄ　ｐｏｉｎｔｅ
ｒ　１ｎｔｏ　ｗｏｒｋｓｐａｃｃＷｒｉｔｅＤａｔａ
Ｐｏｉｎｔｅｒ　（ｄａｔａ、ｐｏｉｎｔｅｒ　＋　ｍ
ａｘ、ｐａｃｋｅｔ、５ｉｚｃ）−ｗｒｉｔｅ　ｄａｔ
ａ、ｃｏｕｎｔ　１ｎｔｏ　ｖｌｃｂＷｒｉｔｅＴｏＶ
ＬＣＢ　　（ｄａｔａ、ｃｏｕｎｔ　　−ｍａｘ、ｐａ
ｃｋｅｔ、５ｉｚｅ、　　１ｎｐｕｔ。

ｃｏｕｎｔ、ｏｒｒｓｅｔ） ＴＲＵＥ　−ｎｏ　ｍｏｒｅ　ｐａｃｋｅＬｓ　ｔｏ　
ｂｅ　ｒｅｃｅｉｖｅｄ−ｒｅｃｏｒｄ　ｔｈａｔ　ｔ
ｈｉｓ　ｉｓ　ｔｈｅ　１ａｓｔ　ｐａｃｋｅｔｈｅａ
ｄｅｒ、ｂｕ「「ｅｒ［ｌ　ｉｎｋ、ｎｕｍｂｃｒｌ　
　ニー　　ｈｅａｄｅｒ、ｂｕｆｒｅｒ［ｌ　ｉｎｋ、
ｎｕｍｂｅｒコ＼／ｌ −５ｅｎｄ　ｏｒ　ｑｕｅ（Ｊｅ　ａｎ　ａｃｋｎｏｌ
／ｌｅｄｇｅ　ｐａｃｋｅｔＧｅｔＬｆｎｋＮｕｍｂｅ
ｒ　□ Ｐ ｗａｉ　ｔｉｎｇ［ｌ　ｉｎｋ、ｎｕｍｂｃｒｌ　ＡＮ
Ｄ　（ｑｕｅｕｅ、　ｆ’ｒｏｎｔ、ｐｏｉ　ｎｔｅｒ
［Ｉ　Ｉｎｋ、　ｎｕｍｂｅｒｌ＝ｎｕｌｌ） ＳｅｎｄＡｃｋｎｏｖｌｅｄｇｅＰａｃｋｅｔ　　□Ｒ
ＵＥ ＥｎＱｕｅｕｅ　（ａｃｋ、ｐａｃｋｅｔ、ｏｆ’ｌ’
ｓｅｔ）ＯＣＣＡＭの以下のピースは、通信コントロー
ラがＤＭＡ入力デバイスの一つからのパケット終端信号
にいかに応答するかを示す。

ＳＥＱ ａｃｋｎｏｖｌｃｄｇｃ［１ｉｎｋ、ｎｕｍｂｃｒｌ　
！　ＴＲＵＥＰ （ｈｃａｄｃｒ、ｂｕｆｆｃｒｒＩ　ｉｎｋ、ｎｕｒｎ
ｂｃｒコ　／＼　１）　　−１−ｔｈｊｓ　ｗａｓ　ｔ
ｈｅ　　１ａｓｔａｃｋＣｔ −ｒｃｓｃｈｅｄｕｌｅ　ｐｒｏｃｅｓｓＥＱ −ｍａｋｅ　Ｌｈｅ　ｒｅｌｅｖａｎｔ　ｃｏｎｔｒｏ
ｌ　ｂｌｏｃｋ　ｃｕｒｒｅｎｔｖｌｃｂ、ｐｏｉｎｔ
ｅｒ　　ニー　　ｈｅａｄｅｒ、ｂｕｒｆ’ｅｒ［ｌ　
ｉｎｋ、ｎｕｍｂｅｒｌ／＼　ｕｐｐｅｒ、ｂｉ　Ｌｓ
。

ａｓｋ ＲｅａｄＦｒｏｍＶ’Ｊ、ＣＤ　（ｐｒｏｃｅｓｓ、ｄ
ｅｓｃｒｉｐＬｏｒ、　１ｎｐｕｔ、ｐｒｏｃｅｓｓ、
ｏｌＴｓｅＬ）−ｒｅｓｅＬ　ｄｅｓｃｒｉｐｔｏｒ　
ｉｎ　ｔｈｅ　ｃｏｎｔｒｏｌ　ｂｌｏｃｋＷｒｉｔｅ
ＴｏＶｌ＋ＣＩ’３　（ＮｏｔＰｒｏｃｅｓｓ、ｐ、　
１ｎｐｕｔ、ｐｒｏｃｅｓｓ、ｏｆＴｓｅＬ）Ｒｅｓｃ
ｈｅｄｕｌｅＰｒｏｅｅｓｓ　０ＴＩ？ＵＩＥ ＫＩＰ ｉｎｐｕｔ、ｐｒｏｃｃｃｄｉｎｇ［１ｉｎｋ、ｎｕｍ
ｂｃｒｌ　ニー　ＰＡＬ、ＳＩＥ以下のＯＣＣＡＭのピ
ースは、通信コントローラがＤＭＡ出力デバイスの−っ
がらの持ち′信号にいかに応答するかを示す。

Ｆ ｑｕｃｕｃｊｒｏｎｔ、ｐｏｉｎｔｅｒ［ｌ　ｉｎｋ、
ｎｕｍｂｃｒ：　　−ｎｕｔ　Ｉ−ｎｏｔｈｉｎｇ　　
ｏｎ　　ｔｈｅ　　ｑｕｅｕｅＳＫＩＰ　−ｗａｉｔｉ
ｎｇ［１ｉｎｋ、ｎｕｍｂｃｒｌ　ｒｅｒＩｌａｉｎｓ
　ＴＲＵＥＴＲＬ！Ｅ ＳＥＱ ＤｅＱｕｅｕｅ　□　−ｔａｋｅ　ｔｈｅ　Ｉ’１ｒｓ
ｔ　ｉｔｅｍ　Ｉ’ｒｏｍ　Ｌｌ＋ｅ　ｑｕｅｕｅ□Ｒ
ｅａｄＦｒｏｍｖＬＣＢ　　（ｐｏｉｎｔｅｒ、　　Ｉ
＋ｅａｃｌｅｒ、ｐｏｉｎＬｅｒ、ｏｒｒｓｅＬ）ｄａ
ｔａ、ｐａｃｋｅｔ −ｒｅａｄ　ｄａｔａ　ｆｒｏｍ　ｍｅｍｏｒｙ　ａｎ
ｄ　５ｅｎｄ　ｐａｃｋｅｔＥＱ ＲｅａｄＰｒｏｍｖＬＣＢ　（ｐｒｏｃｅｓｓ、ｄｅｓ
ｃｒｉｐｔｏｒ、　ｏｕｔｐｕｔ、ｐｒｏｃｅｓｓ。

ｏｆ’ｒｓｅｔ） ＲｅａｄＤａｔａＰｏｉｎｔｅｒ　（ｄａｔａ、ｐｏｉ
ｎｔｅｒ）ＲｅａｄＦｒｏｍＶＬＣＢ　（ｄａｔａ、ｃ
ｏｕｎｔ、　ｏｕｔｐｕｔ、ｃｏｕｎｔ、ｏｆ’ｒｓｅ
ｔ）ＳｅｎｄＤａｔａＰａｃｋｅｔ　Ｏ ＴＩ？ＬＩＥ　−５ｅｎｄ　ａｎ　ａｃｋｎｏｗｌｅｄ
ｇｅ　ｐａｃｋｅｔＥＱ ＳｃｔＬＩｐＨｃａｄｃｒ　０ ｏｕｔｐｕｔ、ｅｏｕｎｔ［１ｉｎｋ、ｎｕＩＩｌｂｃ
ｒｌ　ニー　０ｐｒｏｃｃｃｄ［１ｉｎｋ、ｎｕＩＩｌ
ｂｃｒｌ　！　ＴＲＵＥ　−５ｔａｒｔｓ　ｔｒａｎｓ
ｍｉｓｓｉｏｎ−ｗａｉｔｉｎｇ［１ｉｎｋ、ｎｕｍｂ
ｅｒｌ　ｗｉｌｌ　ｎｏｗ　ｂｅｃｏｍｅ　ＰＡＬＳＥ

【図面の簡単な説明】

第１図は本発明の一つの実施態様に従うコンピュータ　
デバイスのブロック図を示し；第２図はデータ　パケッ
トの構造を示す；第３図はコンピュータ　デバイスのブ
ロック図であり、メツセージ　リンクがより詳細に示さ
れ；第４図は通信制御回路の構造のブロック図であり； 第５図は仮想リンク制御ブロックの構造を示し；第６図
及び第７図はそれぞれ人力及び出力直接メモリー　アク
セサーを示し； 第８図から第１４図はメツセージの人力及び出力が行な
われるときの仮想リンクの状態を示し；そして 第１５図は網の線図を示す。

Claims (1)

1. 【特許請求の範囲】 １、各々がシーケンスのインストラクションを含む複数
   の並行プロセスを実行するためのプロセッサ、ＲＡＭを
   含むメモリー、コンピュータデバイスと別個のデバイス
   に接続するための、及びメッセージパケットを該コンピ
   ュータデバイスと該別個のデバイスとの間でシーケンス
   順に伝送するための入力及び出力を持つ少なくとも一つ
   のメッセージリンク、各々が該メモリーによって提供さ
   れる複数のアドレス可能な仮想通信リンク、及び該プロ
   セッサ、該メモリー、及び該メッセージリンクに接続さ
   れた通信制御回路を含むコンピュータデバイスにおいて
   、該通信制御回路が： （ｉ）該プロセッサによるメッセージインストラクショ
   ンの実行に応答して、該仮想通信リンクの選択された一
   つにアドレスし、該選択された一つに該仮想通信リンク
   を介して送信されるべきメッセージに関する情報をロー
   ドし； （ｉｉ）該一つのメッセージリンクを通じての複数の仮
   想通信リンクに関連するメッセージパケットのシーケン
   シャル伝送を制御することを特徴とするコンピュータ　
   デバイス。２、該メモリーがまた該プロセッサによって
   実行される並行プロセッサが互いに通信できるようにす
   るための複数の通信チャネルを提供することを特徴とす
   る請求項１に記載のコンピュータデバイス。 ３、仮想リンクあるいは通信チャネルとしてのメモリー
   位置の挙動が該メモリー位置のアドレスによって決定さ
   れることを特徴とする請求項１に記載のコンピュータデ
   バイス。 ４、該通信制御回路が該プロセッサによって実行されて
   いるプロセスと該別個のデバイスのプロセスによって実
   行されているプロセスとの間で同期されたプロセスから
   プロセスへの通信が実現されるような方法にてメッセー
   ジの伝送をするように動作できることを特徴とする請求
   項１、２または３に記載のコンピュータデバイス。 ５、該通信チャネルが該プロセッサの並行プロセス間の
   同期されたプロセスからプロセスへの通信をすることを
   特徴とする請求項３、または請求項３に付加された請求
   項４に記載のコンピュータデバイス。 ６、単一チップ上の該プロセッサ、該メモリー及び該通
   信制御回路を提供する集積回路から成ることを特徴とす
   る上記の任意の請求項に記載のコンピュータデバイス。 ７、該通信制御回路が該チップ上のプロセッサによって
   実行されるプロセスと該別個のデバイスのプロセッサに
   よって実行されるプロセスとの間の同期されたプロセス
   からプロセスへの通信を実現するように動作可能である
   ことを特徴とする請求項４及び６記載のコンピュータデ
   バイス。 ８、上記の任意の請求項に従う複数のコンピュータデバ
   イスを含むそれらのメッセージリンクによって相互接続
   された網。 ９、該コンピュータデバイス間でメッセージをルーティ
   ングするための複数の経路指定スイッチを含むことを特
   徴とする請求項８に記載の網。 １０、プロセッサ、ＲＡＭを含むメモリー、通信制御回
   路、コンピュータデバイスと別個のデバイスに接続され
   た入力及び出力を持つコンピュータと該別個のデバイス
   との間でメッセージパケットの伝送を行なうための少な
   くとも一つのメッセージリンクを持つコンピュータデバ
   イス内において、並行プロセスを実行するための方法に
   おいて、該方法が複数のアドレス可能なメモリー位置を
   仮想通信リンクとして割り当てるステップ、複数のメッ
   セージインストラクションを含むシーケンスのインスト
   ラクションを実行するステップ、該通信制御回路を個々
   の該メッセージインストラクションの実行に応答して動
   作することにより、選択可能な仮想通信リンクにアドレ
   スし、該選択可能なリンクに送信されるべきメッセージ
   に関する情報をロードするステップ、及び該通信制御回
   路を使用して該メッセージリンクの一つを通じてメッセ
   ージパケットのシーケンシャル伝送を実行するステップ
   を含むことを特徴とする方法。 １１、該制御回路がメッセージリンクによるメッセージ
   パケットの受信に応答して、該メッセージの内容に依存
   する一つの選択された仮想通信リンクにアドレスするス
   テップを含むことを特徴とする請求項１０に記載の方法
   。 １２、網を形成するように相互接続されたコンピュータ
   デバイス上の並行プロセスを実行するために使用された
   とき、該方法が個々のコンピュータデバイス上にそのコ
   ンピュータデバイス上の個々の仮想リンクに対して該網
   内の別個のコンピュータデバイス上の関連する仮想リン
   クを同定する情報を提供するステップを含むことを特徴
   とする請求項１０または１１に記載の方法。 １３、仮想リンク内の伝送されるべき個々のメッセージ
   にそれと関連する仮想リンクを同定するアドレス部分を
   割り当てるステップ、及び該アドレス部分を使用してメ
   ッセージを該網を通じてルートするステップが含まれる
   ことを特徴とする請求項１２に記載の方法。１４、メッ
   セージリンクを使用することを待つ仮想通信リンクの持
   ち行列を個々の仮想通信リンク内に次の仮想通信リンク
   に対するポインタをロードし、これによって、連結され
   たリストを形成することによって形成するステップがさ
   らに含まれることを特徴とする請求項１０から１３のい
   ずれかに記載の方法。 １５、個々のメッセージリンクが同期されたプロセスか
   らプロセスへの通信を提供するように構成され、一つの
   仮想リンクを使用する一つのコンピュータ上のプロセス
   の実行によって出力される個々のメッセージパケットが
   入力デバイスによって同一の仮想リンクを使用する次の
   メッセージパケットが伝送される前に確認されることを
   特徴とする請求項１０から１４のいずれかに記載の方法
   。 １６、個々の仮想リンクがその仮想リンクがメッセージ
   の伝送を実行するために使用されており、該仮想リンク
   によってそれ以降のメッセージは、該仮想リンクによっ
   て確認が受信されることによってその状態指標が変更さ
   れるまで伝送できないことを示す状態指標を持つことを
   特徴とする請求項１５に記載の方法。 １７、個々の仮想リンクがデータパケットの入力及び対
   応する確認パケットの出力の両方を実行するように動作
   可能なことを特徴とする請求項１５または１６に記載の
   方法。 １８、個々の仮想リンクがデータパケット及び対応する
   確認パケットの両方の入力及び出力を実行するように動
   作できることを特徴とする請求項１７に記載の方法。 １９、メッセージリンクを使用することを待つ個々の仮
   想リンクが連結されたリスト内の二つの位置を採択する
   能力を持ち、第一の位置がデータパケットの出力と関連
   し、第二の位置が確認パケットの出力と関連することを
   特徴とする請求項１４及び１８に記載の方法。 ２０、該データがビットパケットにて伝送されるように
   符号化され、個々のパケットが同数の１及び０を含み、
   該パケットが所定のビット長を持ち、有限セットの同数
   の１及び０の置換を形成し、該有限セットの第一のサブ
   セットがデータパケットとして使用するために選択され
   、第二の異なる該有限セットのサブセットが制御パケッ
   トとして使用するために選択されることを特徴とする請
   求項１０から１８のいずれかに記載の方法。 ２１、個々のパケットが三つの１及び三つの０をから成
   る６ビットの長さを持ち、１６個の置換がデータパケッ
   トとして使用するために選択され、４個の置換が制御パ
   ケットとして使用されるために選択されることを特徴と
   する請求項２０に記載の方法。 ２２、該データが各々が６ビット長のビットパケットに
   て伝送されるたに符号化され、個々のパケットが三つの
   １及び三つの０を含み、これらの１６個の組合わせがデ
   ータの４ビットの異なる値を表わすために使用され、一
   つの組合わせがメッセージ終端パケットを表わすために
   使用され、そして一つの組合わせが反対方向のデータコ
   ード及びパケット終端コードの流れを制御するために使
   用されることを特徴とする請求項１０から１８のいずれ
   か１つに記載の方法。