JPH0583938B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデユアル・マイクロプロセツサの制御
システムに関し、特には受信用マイクロプロセツ
サおよび送信用マイクロプロセツサを好適に用い
た、同期のとれたデータ通信システムにおけるデ
ユアル・マイクロプロセツサ制御に関するもので
ある。 ［従来の技術］ 電話機PBXに用いられるデータ通信システム
においては、データ伝送速度300から19200ビツ
ト／秒まで変化する。19200ビツト／秒の速度で
は16のチヤネルの動作により一文字が52.1×10^-6
秒毎に送信されることとなる。同様に一文字は
52.1×10^-6秒毎に受信されれる。このようなデー
タ量が要求されるため、一般には２つのマイクロ
プロセツサが用いられる。一方のマイクロプロセ
ツサは信号を送信するためのものであり、他方の
マイクロプロセツサは信号を受信するためのもの
である。このようにプロセツサを二重化したとし
ても、データのパケツト化／デパケツト化、モデ
ム状態更新メツセージの処理、および呼処理等の
制御タスクのために時間的余裕が少しだけできる
だけである。 ［発明が解決しようとする課題］ 送信用マイクロプロセツサおよび受信用マイク
ロプロセツサは各々、送信および受信という特定
のタスクに加えて、両者が相互に通信できること
が望まれる。２つのプロセツサが情報を交換すれ
ば、通信をより早く行うことが期待される。この
ようなことは一般には“メイルボツクス”や“ロ
ツクス”で用いられる割込み駆動技術で行われて
いる。しかしながら、このような割込み駆動シス
テムは比較的動作が遅い。関連する先行技術とし
て、Yu他の1984年11月13日に許可された米国特
許：4482982およびYu他に1984年12月11日に許可
された米国特許：4488231がある。なお、両者と
も本件譲受人が所有している。 したがつて、本発明の目的はプロセツサ相互間
の通信効率を実質的に改善するデユアル・マイク
ロプロセツサ制御システムを提供することであ
る。 ［課題を解決するための手段］ 同期のとれたデータ通信システムのためのマイ
クロプロセツサ制御システムであつて、受信用マ
イクロプロセツサおよび送信用マイクロプロセツ
サがチヤネル・ライン・テーブルを保持するため
の読出しメモリを伴なつて備えられている。別個
の受信用および送信用のチヤネル番号レジスタは
呼出しメモリへのアクセスを制御する。制御手段
は好ましくは、チヤネル番号の順番を制御するた
めのプログラマブル・メモリのようなものを備え
ており、これにより、一方のマイクロプロセツサ
は加算してチヤネルにアクセスするのに対し、他
方のマイクロプロセツサは減算してチヤネルをア
クセスするようにされる。一方のマイクロプロセ
ツサが特定のライン・テーブルへのアクセス権を
得ると、他方のマイクロプロセツサは前者のマイ
クロプロセツサが保留状態となつてそのライン・
テーブルを解放するまで、そのライン・テーブル
にはアクセスできない。 ［作用］ 前述のような、および他の本発明の目的を達成
し、その作用・効果を得るために、本発明に従
い、本明細書において実施例として開示される受
信用マイクロプロセツサおよび送信用マイクロプ
ロセツサを用いた同期のとれたデータ通信システ
ムにデユアル・マイクロプロセツサ制御システム
を採用している。本発明のマイクロプロセツサ制
御システムによりマイクロプロセツサ間を含むデ
ータ通信システム内でのデータ転送の効率を改善
することができる。本発明のデユアル・マイクロ
プロセツサシステムは多くの端末装置と一つのコ
ンピユータ・システムとの間の動作を支援する必
要とされるようなデータ、制御およびシグナリン
グ情報の転送のためのシステムに使用することが
できる。特に、（プロセツサの数より多い）複数
の端末装置とPBXと局線とハネウエルDPS−６
のようなコンピユータ・システムとの間で動作す
るデータ通信システムを具体例として挙げること
ができる。本発明の概念はそのようなシステムと
関連づけられて説明されるが、これらの概念には
より広い適用が考えられる。 本明細書において請求される本発明はアドレ
ス・バスおよびデータ・バスが接続される受信用
マイクロプロセツサと好ましくは呼ばれる第１の
マイクロプロセツサと、同じくアドレス・バスお
よびデータ・バスが接続される送信用マイクロプ
ロセツサと好ましくは呼ばれる第２のマイクロプ
ロセツサとを含むデユアル・マイクロプロセツサ
制御システムにおいて具体化されている。また、
アドレス・バスおよびデータ・バスが接続される
記憶手段も含まれる。第１および第２のマイクロ
プロセツサのデータ・バスを記憶手段のデータ・
バスに接続する手段が設けられる。両方のマイク
ロプロセツサのために記憶手段のライン・テーブ
ルに対応するチヤネル番号を設定するための手段
と、更には同じチヤネルを同時に指定することが
ないようにしつつ、チヤネル番号を変えるための
制御手段とを含み、第１および第２のマイクロプ
ロセツサのアドレス・バスを記憶手段のアドレ
ス・バスに接続する手段が設けられる。チヤネル
番号を設定するための手段は好ましくは受信用チ
ヤネル番号のレジスタと送信用チヤネル番号のレ
ジスタとを含み、各レジスタは例えば、４ビツト
長としてもよい。制御手段はプログラム可能なメ
モリを含んでもよい。チヤネル番号のレジスタは
プログラム可能なメモリの入力に結線される。更
にプログラム可能なメモリにはどのレジスタが番
号を変えるためのものであるかを指定するための
入力がある。プログラム可能なメモリは一方のマ
イクロプロセツサが加算によりチヤネルをアクセ
スし、他方のマイクロプロセツサが減算によりチ
ヤネルをアクセスするようにチヤネル番号の切替
を制御するよう構成されている。例えば、受信用
プロセツサは反対方向にチヤネル番号を減らして
いくのに対し、送信用プロセツサは通常の前方向
に進んでチヤネル番号をアクセスする。両者が競
合すれば、送信用若しくは受信用マイクロプロセ
ツサのいづれか一方が他方のマイクロプロセツサ
のアドレスを飛ばすことができる。 ［実施例］ 添付の図面に関連づけて以下の詳細なる説明を
一読していただければ、本発明の多くの他の目
的、作用、効果も明らかとなるであろう。 第１図のブロツク図を参照する。このブロツク
図は図の左端の電話線により接続される多くの端
末装置と、第１図の右端に接続されるであろうと
ころのコンピユータシステムおよび関連のコント
ローラとの間での動作を支援するために必要とさ
れるようなデータ、制御情報およびシグナリング
情報の転送のためのデイジタル同期多重アダプ
タ・システムを説明するものである。より具体的
にはここで簡単なために、端末装置および多線通
信コントローラは詳細には説明されていない。 その制御が本発明の主題であるところのマイク
ロプロセツサが受信用マイクロプロセツサ１０お
よび送信用マイクロプロセツサ１２として第１図
に図示されている。これらのマイクロプロセツサ
はいづれも一般的な68008タイプのものでよい。
受信用マイクロプロセツサ１０には受信用デー
タ・バス１４および受信用アドレス・バス１６も
また接続されている。送信用マイクロプロセツサ
には送信用データ・バス１８および送信用アドレ
ス・バス２０が接続されている。 第１図にはデータ・バス２４およびアドレス・
バス２６が接続されているXRAM２２も図示さ
れている。第１図のブロツク図ではIRAM２８が
XRAM２２の隣に配置されている。IRAM２８
にも同様にデータ・バス３０とアドレス・バス３
２とが接続されている。データ・バス３０はトラ
ンシーバ３１によつて、図示されていない多線通
信コントローラに接続される出力データ・バス３
３に接続されている。同様にアドレス・バス３２
はトランシーバ３５によつてアドレス・バス３６
に接続されている。アドレス・バス３２はここで
は図示されていない多線通信コントローラに同じ
ように接続されている。 ここでは前述のトランシーバ３５のようにアド
レス・バスおよびデータ・バスに接続されて用い
られるトランシーバが記憶されているが、これら
の装置をトライステートのバツフアにより置き換
えてもよい。 前にも述べたとおり、第１図のブロツク図に示
されるシステムはデイジタル多重インターフエー
ス・トランクを介して１度に16までの端末装置と
接続されるものである。第１図のブロツク図の左
端でのこの接続関係において、送信器４０からの
信号を送信するために変圧器Ｘ１が接続されてい
る。また、受信器４２により信号が受信されるよ
う変圧器Ｘ２が接続されている。送信器と受信器
との間に接続されているのはフレーマ４１であ
る。送信器４０、受信器４２およびフレーマ４１
は全てAT＆Ｔの規格回路である。送信器は
606HM型のものである。フレーマ回路は229GB
型のものである。受信器は630AG型のものであ
る。 また、第１図のブロツク図では送信器４０およ
び受信器４２とデータ回路４４との間の通信につ
いても、示されている。回路４４は通常、
DUSCCチツプと呼ばれている。これらの回路の
各々はデユアル・ユニバーサル・シリアル通信コ
ントローラ（DUSCC）である。これらの回路チ
ツプは一般的なものであり、シグネテイク社の部
品番号：68562のチツプである。第１図に示した
ようにこのようなデータ回路４１が８個ある。各
回路４４は２つの通信チヤネルプロセツサを備え
ている。また第１図にはアドレス・バス４６も示
されている。各データ回路は２つの通信チヤネル
を有しており、計16本のラインがDUSCCのデー
タ・バス４８に接続されている。 また、データ回路４４での通信に関して、後で
更に詳細に説明するように、データ回路４４と送
信器４０との間で通信を行う、マルチプレクサ５
０が設けられていることが第１図に示されてい
る。また、データ回路４４から受信器４２へのデ
ータの転送を制御する受信用クロツク・コミユテ
ータが第１図に示されている。この動作もまた後
で更に詳細に説明される。 基本的にデータ回路４４からの出力はマルチプ
レクサ５０により多重化され、時分割多重化され
て送信器４０に入力される。各データ回路４４の
受信側入力は図に示したように共通接続され、各
データ回路４４に順次、８つのクロツク・パルス
が供給されるようになつている（コミユテータ５
２を参照）。受信器４２からのクロツク信号は時
分割多重化される前の状態に戻され、複号化され
てデータ回路４４の16のチヤネルの各々に分配さ
れる。 前に述べたとおり、データ回路４４は共通のア
ドレス・バス４６を有している。このアドレス・
バスは送信用マイクロプロセツサ１２により半分
は直接、駆動されうる６本のアドレス・ラインか
らなる。第１図では送信用アドレス・バス２０は
バツフア４７によつてデータ回路のアドレス・バ
ス４６に接続されている。 前に述べたとおり、送信用マイクロプロセツサ
１２は68008型のものである。送信用マイクロプ
ロセツサ１２はそのアドレス・バスによりデータ
回路４４のアドレス指定を実質的に直接、行な
う。また、データ回路４４のためのアドレス・バ
ス４６はダイレクト・メモリ・アクセス
（DMA）の制御ロジツクにより制御されること
もある。第１図の中のバツフア４５がこの場合に
関係する。この場合のDMAのアドレス制御はデ
ータを受信するためにデータ回路４４をアクセス
するのに用いられる。他方、送信用マイクロプロ
セツサがデータを送信するために、またセツト・
アツプするために直接、同じバス４６をアクセス
する。 データ回路４４を全て、DUSCCデータ・バス
という共通のデータ・バス４８を有している。こ
のデータ・バス４８はトランシーバ５５により受
信用fifo（先入り先出し）データ・バス５４から
分離される。同様に、データ回路４４のデータ・
バス４８も別のトランシーバ５６により送信用デ
ータ・バス１８から分離される。アドレス・バス
４６に対するアクセスに関し、DMAコントロー
ラがバス４６よりアクセスするのと同時に送信用
マイクロプロセツサ１２がアクセスしていないか
否かを確認する一般的な制御ロジツクが用いられ
る。 前に述べたとおり、DUSCCのデータ・バス４
８はトランシーバ５５によつて受信用fifoデー
タ・バス５４に接続される。バス５４には受信デ
ータfifoメモリ６０Ａと受信ステータスfifoメモ
リ６０Ｂとの２つの部分に分けられた第１図のブ
ロツク図に図示された大容量のfifoメモリが接続
されている。以後、このメモリはしばしばfifo６
０として参照する。受信データfifo６０Ａはトラ
ンシーバ６２によつてfifoデータ・バス５４に接
続される。同様に、受信ステータスfif６０Ｂは
トランシーバ６３によつてfifoデータ・バス５４
に接続される。また、第１図にはfifo６０の制御
を行う受信データDMAコントローラ６４が図示
されている。また、第１図ではDUSCCデータ・
バス４８からのライン６５がコントローラ６４に
接続されている。 受信データDMAコントローラ６４の制御の下
に、２つのバス・サイクルにおいて、ステータス
とデータとを含むデータがデータ回路４４からト
ランシーバ５５，６２および６３を介して読み出
され、fifo６０にこれらの情報を保持する。この
データおよびステータス情報はfifo６０内に保持
され、受信用プロセツサ１０によりアクセスされ
る。なお、受信用マイクロプロセツサ１０に接続
されているデータ・バス１４はトランシーバ６６
によつてfifoデータ・バス５４に接続される。受
信用マイクロプロセツサ１０は機会のある度毎に
fifo６０をアクセスすると共にポーリングによつ
てアクセスを行なう。さらに具体的には、受信用
マイクロプロセツサ１０はfifo６０を調べて、そ
の中のスタータス指標をチエツクし、fifo６０の
データ領域に何か保持されている否かを見つけ出
す。もし保持されていれば、受信用マイクロプロ
セツサ１０はステータス情報およびデータ情報を
XRAM２２に読み込んで記憶させる。受信用マ
イクロプロセツサ１０は実際にデータをXRAM
２２に記憶し、ステータスをチエツクして、必要
に応じ適宜、動作する。この接続において、受信
用マイクロプロセツサ１０からの通信は受信デー
タ・バス１４およびトランシーバ６８を介してＸ
−データ・バス２４に至るものである。さらに、
Ｘ−データ・バス２４をＩ−データ・バス３０に
接続するトランシーバ６９がある。 受信データ・バス１４は受信用マイクロプロセ
ツサ１０に加え、フアームウエアProm７０にも
接続される。このProm７０は好ましくは８ビツ
ト単位の16KのPromかあるいはePromである。 前の述べたとおり、Ｘ−データ・バス２４はト
ランシーバ６８によりＲ−データ・バス１４に接
続される。同様にして、別のトランシーバ７１が
Ｘ−データ・バス２４を送信データ・バス１８に
相互接続する。制御ロジツク回路が受信用マイク
ロプロセツサ１０と受信用マイクロプロセツサ１
２とが同時にＸ−データ・バス２４をアクセスし
ないよう確認する。 前の述べたとおり、Ｘ−データ・バス２４はト
ランシーバ６９を介してＩ−データ・バスに接続
される。次に、Ｉ−データ・バス３０はトランシ
ーバ３１を介してコントローラ出力バス３３に接
続される。同様にして、Ｉ−アドレス・バス３２
がＸ−アドレス・バス２６とコントローラ・アド
レス・バス３６との間を相互接続する。トランシ
ーバ２９および３５により、この相互接続が行わ
れる。Ｘ−バスの制御を行うマイクロプロセツサ
が、これすなわち、唯一のＩ−バスにアクセスす
ることができるマイクロプロセツサである。この
点に関し、Ｘ−バス競合ロジツクがＸ−バスへの
アクセスを制御するために用いられる。Ｘ−バス
競合ロジツクは第１図に７３として図示されてい
る。なお、受信用マイクロプロセツサ１０も送信
用マイクロプロセツサ１２もＸ−データ・バス２
４にアクセスすることができる。 受信データ・バス１４が受信用マイクロプロセ
ツサ１０に接続されるのに加えて、受信アドレ
ス・バス１６が受信用マイクロプロセツサ１０に
接続される。また、受信アドレス・バス１６はフ
アームウエアProm７０に相互接続される。ま
た、アドレス・バス１６の復合化も行われ、この
接続関係については第１図の受信アドレス・デコ
ーダ７６により表わされる。デコーダ７６はアド
レス・バス１６の高位のビツトを復合化する。 デコーダ７６は図示のとおりその出力側におい
て異なるシステム構成要素と通信を行うため、復
号出力を示す３本の別個の出力ラインを有してい
る。例えば、出力ライン７７の復号出力は受信用
マイクロプロセツサのProm７０にアクセスする
ためのデータである。出力ライン７８の復号出力
はXRAM２２にアクセスするためのデータであ
る。さらにもう一つの出力ライン７９の復号出力
はfifo６０からの転送のためのデータである。 また、第１図のブロツク図では送信用アドレ
ス・バス２０が示されている。なお、このアドレ
ス・バスもまた送信用アドレス・デコーダ８０に
接続される。このデコーダ８０も３本の出力ライ
ンにより出力する。ライン８１上の第１の復号出
力は送信用マイクロプロセツサのProm８４から
の転送のためのデータである。なお、フアームウ
エアProm８４は送信用データ・バス１８および
送信用アドレス・バス２０に接続される８ビツト
単位の16KのPromである。また、アドレス・デ
コーダ８０はライン８２上に、XRAM２２への
アクセスアドレスを復号した第２の復号出力を出
力する。また、アドレス・デコーダ８０からは
DUSCCバス４８へ転送するデータを示す第３の
復号出力がライン８３に出力される。 送信用マイクロプロセツサ１２はハードウエア
的に接続されてfifo６０をアクセスすることはで
きないので、テータ回路４４のために送信用マイ
クロプロセツサ上に同じアドレス空間が用いられ
る。同様にして、受信用マイクロプロセツサ１０
はアドレス・バスもデータ・バスも直接、データ
回路４４に接続されていないので、データ回路４
４を物理的にアクセスすることはできない。した
がつて、その分のアドレス空間が受信用データ
fifo６０のために用いられる。 マイクロプロセツサ１０若しくは１２のいづれ
もがIRAM２８の内のアドレス空間にアクセスす
ることができる。開示された実施例では、16進数
で16000から18000のアドレスがある。IRAM２８
へのアクセスはＸ−バス（データ・バス２４およ
びアドレス・バス２６）を介して行われる。 また、Ｘ−バス競合ロジツク７３については第
１図に示されており、また前にも紹介した。その
入力は受信用マイクロプロセツサがXRAM２２
へのアクセスを要求していること若しくは送信用
マイクロプロセツサがXRAM２２へのアクセス
を要求していることを示す２つの別個の信号であ
る。これらの信号はライン８５および８６により
ロジツク７３に入力される。同様に第１図に
各々、信号R2XBUSおよびT2XBUSとして記さ
れたライン８７および８８上の出力がある。バス
競合ロジツク７３は基本的に両方ではなく一つの
プロセツサがXRAMにアクセスできるようにす
る。くりかえすと、信号は各々、ライン８７上に
信号：R2XBUSであり、ライン８８上に信号：
T2XBUSである。なお、これらの信号は各々、
イネーブル信号としてアドレス・マルチプレクサ
９０および９２に入力される。XBUS競合ロジ
ツク７３は一般によく知られている設計のもので
ある。 次に、受信用アドレス・デコーダ７６および送
信用アドレス・デコーダ８０を含む、第１図のブ
ロツクの部分を更に詳細に説明した第２図の回路
ブロツク図を参照する。第２図に示されるデコー
ダ７６および８０は各々、プログラマブル・ロジ
ツク・アレイ（PAL）により構成される。この
デコーダ７６および８０のPALの論理式につい
ては添付の付録Ａに示されている。デコーダ７６
および８０の共に16L8A型のものでよい。また、
第２図において受信用アドレス・デコーダ７６に
接続された出力ライン７７〜７９は第１図のもの
と同じであり、送信用アドレス・デコーダ８０か
らの出力ライン８１〜８３も第１図のものと同じ
である。 付録Ａにはデコーダ７６および８０による各出
力信号の復号化のための論理式が記載されてい
る。これらの論理式は受信側のアドレス：
RADR03〜RAOR05の復号および送信側のアド
レス：RADR03〜RADR05の復号を示している。
またこれらのアドレスと共に各々、ストローブ信
号が付随する、受信用マイクロプロセツサには信
号：RXASTBが入力され、送信用マイクロプロ
セツサには信号：TXASTBが入力される。いづ
れかのマイクロプロセツサがバスに有効なアドレ
スを出力したことを示す各マイクロプロセツサの
ストローブ信号が存在する。受信用アドレス・デ
コーダ７６は基本的に受信用マイクロプロセツサ
のアドレス空間を４つに分割する。第１の部分は
フアームウエアProm７０をデコードするライン
７７上の信号：RXAROMである。また、ここで
はEEPROMが図示されていないので、基本的に
はあまり関係ないが、ライン９３上に信号：
REEPRMが出力される。次は受信用マイクロプ
ロセツサがＸ−バスヘアクセスするための、ライ
ン７８上の信号：RXXACC−である。最後は、
fifo６０のためのライン７９上の信号：
RXGKFA−である。 第２図中、デコーダ７６の下のデコーダ８０も
同様に、信号を分割して、送信用マイクロプロセ
ツサがＸ−バスをアクセスしていることを示すラ
イン８２上の信号：TXXACC−を含むアドレス
空間を作る。また、ライン８３上の信号：
TXDUSC−は送信用マイクロプロセツサがデー
タ回路４４をアクセスしていることを示す。 第２図において、信号：RXXACCはレジスタ
９４に入力されている。また、このレジスタはゲ
ート９５からの信号：XBSRQT（バス・リクエ
スト）も接続されている。ゲート９５は74LSOO
型のものでよい。また、ゲート９５は信号：
TXXACC−およびRXXACC−も入力される。
これら２つの信号はXRAM２２を要求する信号
である。レジスタ９４から出力される上部２つの
出力はXBSCYC＋とXBSCYC＋である。これら
はバス・リクエスト信号である。また、レジスタ
９４からは信号：R2XBUS＋およびR2XBUS−
が出力される。これらの信号は信号：XBSCYC
と組み合わされて、受信用マイクロプロセツサ若
しくは送信用マイクロプロセツサがＸ−バスをア
クセスしているか否かを制御する。 前に述べたとおり、受信用マイクロプロセツサ
がリクエスト状態にあることを示す、レジスタ９
４に入力される信号：RXXACC＋がある。これ
により前述の２つの信号：R2XBUS＋および
R2XBUS−が作成される。Ｘ−バスの各サイク
ルは常時、２つのマイクロプロセツサのうちの一
つによりアクセス可能であり、これは信号：
R2XBUSの状態により決定される。信号：
R2XBUSがないときにＸ−バスサイクル・リク
エストがあつたときはそれはT2XBUSのリクエ
ストであることを示している。 74S175型のレジスタ９４の出力は更に74S139
型のデコーダ９５に入力される。特に、信号：
XBSCYC−はそのデコーダのイネーブル入力に
入力される。デコーダ９５には次のサイクルでデ
コードする際の開始点を示す、マイクロプロセツ
サからのアドレス・ビツトXBAD05＋および
XBAD06＋が入力される。 マイクロプロセツサ１０および１２の一つが実
際にＸ−バスのデータを受けることを要求するな
らば、そのマイクロプロセツサからのアドレスは
受信用アドレス・バス16若しくは送信用アドレ
ス・バス２０を介して第１図に示したマルチプレ
クサ９０および９２に各々、入力される。マルチ
プレクサ９０は受信用マイクロプロセツサのアド
レスを受け、マルチプレクサ９２は送信用マイク
ロプロセツサのアドレスを受ける。マルチプレク
サに入力されるイネーブル入力によつて動作状態
となつた方のマルチプレクサに、これらのアドレ
スは入力される。各々、信号：R2XBUSと
T2XBUSとがある。マルチプレクサの出力はＸ
−アドレス・バス２６に共通接続される。 さらに第１図を見れば、Ｘ−アドレス・バス２
６の傍で復号化が行われていることがわかる。こ
の接続関係についてはアドレス・ライン９６がＸ
−アドレス・バス・アドレス・デコーダ９７に接
続されている。更にデコーダ９７からのライン９
９と共にライン９８が別のデコーダ１００に接続
されている。デコーダ９７および１００に入力さ
れているアドレスはアドレス・バス２６の高位の
ビツトである。再び第２図を参照すると、レジス
タ９４の下段の２つの入力にはアドレス・ビツト
５および６（XBAD05およびXBAD06）が保持
されることがわかる。これらの信号はＸ−バス・
サイクル（XB5CYC）が存在しているときに復
号されて、信号がXRAM、IRAM、SRAM、若
しくはハードウエア・ストローブに入力されるべ
きかどうかを決める。第１図ではこれらの異なる
信号がＸ−バス・アドレス・デコーダ９７の出力
のところに示されている。また、第１図には各信
号の右の部分に指定されたアドレスが記してあ
る。ハードウエア・ストローブは16進で12XXX
のアドレスの領域にあり、XRAMへのアクセス
は16進で10XXXのアドレスに復号され、Ｓ−バ
スへのアクセスは16進で14XXXのアドレスに復
号され、Ｉ−バスのアドレスは16進で16XXXで
ある。 第１図中のＸ−バス・アドレス・デコーダ９７
が参照されてきたが、これは第２図に記されてい
るデコーダ９７と同じデコーダであり、図示され
るように４つの出力信号がある。第１のラインは
XRAMのイネーブル信号である信号：
XRAMENである。次のライン上にはレジスタを
イネーブルとするハードウエア・ストローブであ
る信号：XREGENが出力される。次のラインは
SRAMのアクセス信号である信号：SBUSACで
ある。最後のラインはIRAMのアクセス信号であ
る信号：IBUSACである。SRAMに関しては本
発明の概念を説明するためには必要ないと考えら
れるので、この素子についての説明は行わない。 第１図および第２図において信号：XREGEN
は別のデコーダに入力される。第１図ではデコー
ダ１００とされており、第２図では分離されたデ
コーダ１００Ａおよび１００Ｂである。デコーダ
１００Ａおよび１００Ｂはいづれも74LS138型の
ものである。デコーダ１００Ａおよび１００Ｂは
ハードウエアにデコーダ・ストローブを供給す
る。デコーダ１００Ａは読み出し専用ストローブ
である。このデコーダはバスに対して、ほとんど
Ｘ−バスに対してであるが、イネーブル信号を供
給する。デコーダ１００Ｂは書き込み専用ストロ
ーブであり、特に関連のある２つの信号がそこよ
り出力される。物理的なハードウエア・アドレス
である16進の12004および1205に対応する信号：
POPRCN−およびPOPTCN−がある。アドレ
ス：12004は受信用番号を変える信号：POPRCN
−である。アドレス：12005は送信用マイクロプ
ロセツサのチヤネル番号を変える信号：
POPTCN−である。この信号については第１図
に各々、受信用および送信用チヤネル番号信号と
してデコーダ１００から出力される２つの出力と
して示されている。 再び、第１図のブロツク図に戻つて、システム
の中で、送信用および受信用のチヤネル番号を制
御する唯一の部分について説明する。それは制御
Prom１０４の部分である。Prom１０４の容量
は少なくとも４ビツト単位で1K必要である。ま
た、第１図に示すように、受信用チヤネル番号レ
ジスタ１０６および送信用チヤネル番号レジスタ
１０８がある。なお、これらのレジスタ１０６お
よび１０８は各々、４ビツトのレジスタである。
この４ビツトにより１６のチヤネル若しくはレジ
スタを区別して指定することができる。レジスタ
１０６からの４ビツトはライン１０７を介して
Prom１０４の入力に入力される。同様にして、
レジスタ１０８からのライン１０９上の４ビツト
Prom１０４の入力に入力される。レジスタ１０
６および１０８の出力であるライン１１１および
１１２は各々、受信用および送信用のマイクロプ
ロセツサのＸ−バスのマルチプレクサ９０および
９２に接続される。マルチプレクサは交互にＸ−
バス２６をアドレスする。第１図に示すように、
マルチプレクサの片側ではレジスタ１０６および
１０８からのアドレスは受信用アドレス・バス１
６若しくは送信用アドレス・バス２０のいづれか
からの他のアドレスと共に入力される。これらの
レジスタからの４ビツトはアドレス・ビツトの中
間部分を構成する。この場合、Ｘ−バスをアドレ
スするとき、256バイトのかたまり毎にＸ−バ
ス・アドレスを分けるように構成される。すなわ
ち、これらの４ビツトの下位に８ビツトのアドレ
ス・ビツトが位置し、その上に、実際にＸ−アド
レスを復号するに用いられる上位のビツトが存在
する。 送信用マイクロプロセツサ１２がチヤネル番
号：４により読み出しXRAMをアクセスする場
合を説明する。アクセスはチヤネル番号：４のラ
イン・テーブルに行われる。このことを複数のラ
イン・テーブルに分けられたXRAM２２を示し
た第６図の概略図を参照して説明する。実際には
16のライン・テーブルがあるが、第６図では簡単
のためライン・テーブル０〜７のみが図示されて
いる。また、第６図にはライン・テーブルの左側
に対応するアドレスが記入されている。ライン・
テーブル：４のための物理上のアドレスは10、
400である。下位の２つの位によりライン・テー
ブル内の256の実際の領域を示す。この位の次の
上位の位が４のライン番号であれば、そのアドレ
スはライン番号：４を表わす104となる。 個々のライン・テーブルに関して、ライン・テ
ーブルの一つ、例えばアドレス：10、100が付さ
れたライン・テーブル番号：１を示した第４図の
詳細図を参照して説明する。このライン・テーブ
ルは領域０〜９およびＡ〜Ｆの表形式により示さ
れる256バイトからなる。これらのバイトは各々、
８ビツトで構成される。XRAM２２がこのライ
ン・テーブルのデータを全て保持するには、256
の領域の容量が16ライン・テーブル分、すなわ
ち、８ビツト単位で4Kの容量が必要とされる。
第１図の場合には容量は実際にはその倍である。
これは残りが非読み出し用として使用されるため
である。 前に述べたとおり、チヤネル４のアドレスは１
０，４XXである。チヤネル番号５の同じ領域で
あれば、アドレスは１０，５XXである。同様
に、システムが同じバスから取り出されるIRAM
を呼び出すのであれば、同様の方式、同様の機構
により呼び出される。アドレス１６，４XXであ
ればライン４上のものをアドレス１６，５XXで
あればライン５上のものをアクセスすることがで
きる。同じ番号が受信用マイクロプロセツサにも
有効であり、これにより受信用マイクロプロセツ
サと送信用マイクロプロセツサとの間で相互に情
報を非常に簡単に交換できる。 マイクロプロセツサ１０若しくは１２がライン
４のアドレス：XX（１０４XX）をアドレスする
代わりに本読み出し方式によりXRAM２２をア
ドレスすることを望むならば一つの高位のビツト
を用いた方法によりアドレスを行なうことができ
る。この代わりのアドレスは５０，0XXである。
マイクロプロセツサが制御下にあるかによつて、
この領域に受信用または送信号のライン番号を引
き出す。送信モードであるかまたは受信モードで
あるかによつて、そのアドレスは同じ物理上のア
ドレス位置でのそのバイトの中間のビツトとして
多重化される。この技術によつて、受信用マイク
ロプロセツサおよび送信用マイクロプロセツサは
ライン・テーブルを適宜、アクセスするために、
どのラインが現在、アクセスされているのかを知
る必要がない。プロセツサはただ、５０，０XX
をアドレスして、それがどんなバイトであろうと
ハードウエアにより正しい物理アドレスに導か
れ、そのライン番号を得る。このようにして読出
しアルゴリズムの動作が行われる。 次に、受信用マイクロプロセツサ１０若しくは
送信用マイクロプロセツサ１２のいづれかのライ
ン番号を変えるための実際のハードウエアおよび
フアームウエアを説明する。以下に、ロジツクが
どのように動作し、それがフアームウエアの中で
実行される態様を説明する。XRAM２２の特定
のライン・テーブルを選択するために、レジスタ
１０６および１０８のマルチプレクサ９０および
９２と共に第１図に示されるProm１０４がチヤ
ネル番号の選択に係わる。さらに、チヤネル・セ
レクタであるProm１０４を示す第３図の詳細を
参照して説明する。これは82S185回路により構
成される。第３図は受信用チヤネル・レジスタ１
０６および送信用チヤネル・レジスタ１０８も示
している。これらは両者とも74S175型の回路に
より構成される。また、第３図は各々、マルチプ
レクサ９０および９２として図示される、受信用
および送信用の読出しマルチプレクサを示してい
る。これは74LS257型の回路により構成される。
両方のマルチプレクサともイネーブルとするため
に否定論理の入力を必要とするイネブール入力を
有している。すなわち、受信のための読出しマル
チプレクサは信号：R2XBUS−により動作状態
となり、送信のための呼出しマルチプレクサは信
号：R2XBUS＋になり動作状態となる。基本的
には、受信モードでは信号：R2XBUS＋が正論
理であり、信号：R2XBUS−が負論理であり、
これによりマルチプレクサ９０のみに受信用マイ
クロプロセツサのアドレスをXBUSに出力せし
める。 チヤネル・セレクタであるProm１０４は４ビ
ツト単位の1Kまたは2KのPormであればよい。
Prom１０４は９ビツトのアドレス・ビツトを受
ける。このうち、４ビツトは受信用ライン・レジ
スタからのものであり、４ビツトは送信用ライ
ン・レジスタからものである。１ビツトが送信用
マイクロプロセツサ若しくは受信用マイクロプロ
セツサがテーブル番号を変更しているか否かを示
している。これがProm１０４の入力の一つに接
続される図示の信号：XADR19＋である。受信
用チヤネル・レジスタ１０６からの４つの入力は
信号：RCHN02＋、RCHN04＋、RCHN08＋お
よびRCHN016＋である。送信用チヤネル・レジ
スタ１０８からの４つの入力は信号：TCHN02
＋、TCHN04＋、TCHN08＋およびTCHN016
＋である。チヤネル・セレクタProm１４からの
出力は信号、XCHN02＋、XCHN04＋、
XCHN08＋およびXCHN016＋である。 チヤネル・セレクタProm１０４からの４つの
出力は２つのレジスタ１０６および１０８に接続
される。これら各々、受信用チヤネル番号レジス
タおよび送信用チヤネル番号レジスタである。こ
れらのレジスタは両者とも４ビツトのレジスタで
ある。レジスタ１０６からの出力は信号：
RCHN02＋、RCHN04＋、RCHN08＋および
RCHN016＋を含んでいる。送信側レジスタ１０
８からの信号は信号：TCHN02＋、TCHN04
＋、TCHN08＋およびTCHN016＋で含んでい
る。 また、第３図の右方にはマイクロプロセツサの
アドレスをそのまま、若しくは中間のビツトによ
り表わされるライン番号を有したマイクロプロセ
ツサのいづれかを駆動するマルチプレクサ９０お
よび９２が示されている。また、送信用マルチプ
レクサは送信用マイクロプロセツサのアドレスを
そのまま、若しくは中間ビツトにより表したライ
ン番号を有したマイクロプロセツサを駆動する。
これらの信号は110として図示されたOR手段に
入力される。マルチプレクサ９０からの４つの信
号は信号：XADR08＋RO、XADR09＋RO、
XADR10＋RO、およびXADR11＋ROである。
同様に、マルチプレクサ９２からの４の出力は信
号：XADR08＋TO、XADR09＋TO、XADR10
＋TO、およびXADA11＋TOを含む。これらの
信号は回路１１０においてORされ、XRAM２２
に入力される４つの別個の信号が生成される。こ
れらは信号：XADR08＋OO、XADR09＋OO、
XADR10＋OO、およびXADR11＋OOである。 前に述べたとおり、Ｘ−バスとXRAMは両マ
イクロプロセツサによつてダイレクト・モードで
もライン・読出し・モードでもアドレスされう
る。この点に関し、第１図および第３図を見る
と、例えば受信用アドレス・バス１６はマルチプ
レクサ９０の片側に、いかなるビツト変換を行わ
れることなく直接、接続される。同様に、送信用
アドレス・バス２０もマルチプレクサ９２の片側
に直接、接続される。このように交互にＸ−アド
レス・バス２６をアドレスするのは何かをあるラ
インのために処理しなければならず、そのライン
がどのラインであるかわらず、そして現実に現
在、作動しているラインとは別の他のラインであ
るかもしれないような割込みモードのような制御
にライン番号がない場合があるためである。 前の述べたとおり、チヤネル・セレクタ・
Prom１０４は受信用ライン・レジスタ１０６か
ら入力される４ビツト入力を有している。第１図
の帰還ライン１０７がそれである。また、送信用
ライン・レジスタ１０８からProm１０４に入力
される４ビツトの入力がある。第１図の帰還ライ
ン１０９がそれである。また、２つの他のビツト
入力をPromp１０４に入力されており、計10ビ
ツトが、1KのPromを有効に活用する。なお、実
際には2KのPromが使われている。２つの他のビ
ツトについては、１つはロジツク性能検査につい
てのQLTモードのために使われる。これは本発
明は直接、関係ないと考えられるので、ここでは
詳細には述べない。チヤネル・セレクタPromの
もう一つの信号は信号：XADR19＋O0である。
アドレス：XADR１９はＸ−アドレス・バスの
最下位のビツトである。 第１図のブロツク図に関し、再び、デコーダ９
７とデコーダ１００について述べる。デコーダ９
７に関し、そこから導出される最も下のラインは
アドレス：１２、XXXのハードウエア・ストロ
ープとして記されている。この出力はライン99を
介してデコーダ１００に接続され、ハードウエア
復号ストローブを供給する。１本の書込みストロ
ーブとデコーダ１００から導出される２本のライ
ンが図示されている。再び、第２図を見て、デコ
ーダ１００Ａおよび１００Ｂ、特に１００Ｂに注
目する。前に述べたとおり、信号：POPRCN−
およびPOPTCN−がある。受信用チヤネル番号
には物理アドレス：12004があるのに対し、送信
用チヤネル番号には物理アドレス：12005がある。
どちらかのマイクロプロセツサがアドレス：
12004に書込みを行うとき、信号：POPRCN−は
ローとなつてからハイとなる。その信号の期間は
およそ２バス・サイクルが若しくは250ナノ秒で
ある。Promのサイクルはおよそ85ナノ秒である
ので、この出力は必ず取り込まれる。 デコーダ１００からは受信用チヤネル番号の出
力の下に、アドレス：12005の送信用チヤネル番
号信号が出力される。どちらかのマイクロプロセ
ツサがアドレス：12005に書込みを行うとき、そ
のラインはローとなりおよそ２サイクル若しくは
250ナノ秒の後再びハイに戻る。 再び第３図に戻つて受信用および送信用チヤネ
ル・レジスタ１０６および１０８を見ると、信
号：POPRCN−00はレジスタ１０６に供給され
る一方、信号：POPTCN−00はレジスタ１０８
に供給される。なお、マイクロプロセツサ１０ま
たは１２の他方のマイクロプロセツサおよび自ら
のライン・レジスタに信号を送ることができる。
しかしながら、それゆえに受信用マイクロプロセ
ツサのみがアドレス：12004に書込みを行い、送
信用マイクロプロセツサのみがアドレス：12005
に書込みを行うという原則が厳格に守られなけれ
ばならない。この原則が守られれば、最下位のア
ドレス・ビツトは送信用マイクロプロセツサがそ
のチヤネル番号を変えようとしているときは必ず
“１”であり、受信用マイクロプロセツサがその
チヤネル番号を変えようとしているときは必ず
“０”である。このようにして、下位ビツト、す
なわち信号：XADR19＋00はProm１０４に入力
され、Promは２つのチヤネル番号のどちらが変
更されるべきか決めることができる。 次に、Prom１０４がレジスタ１０６および１
０８がいかに変更されるかを決定するためにどの
ようなプログラムされるかについて述べる。一つ
のマイクロプロセツサのみが１バス・サイクルの
間にＸ−バスにアクセスできるので、一度に一つ
のマイクロプロセツサのみがチヤネル番号を変更
することができる。制御されている２つのレジス
タ１０６および１０８は個々にクロツクを備えて
いるので、マイクロプロセツサは各々のチヤネル
を独自に変更することができる。さらに、前に述
べたようにこれらのレジスタへの信号送出はたつ
た１ビツト違いのメモリ・アドレスのハードウエ
ア・デコードにより行われる。そして、両者協議
して、受信用プロセツサのみがそのストローブを
出力することができ、送信用プロセツサのみがそ
のストローブを出力することができる。どれが両
プロセツサの次のチヤネルであるかはProm１０
４により決定される。Promはマイクロプロセツ
サの一つがそのチヤネル番号の変更をいづれかの
方向に望むところの各マイクロプロセツサの現在
のチヤネルを知つている。 Prom１０４は次のようなことが考慮されてプ
ログラムされる。受信用マイクロプロセツサ１０
の逆方向にチヤネル番号を減らして行く。チヤネ
ル０〜９およびＡ〜Ｆの16進では、受信用マイク
ロプロセツサはチヤネルＦ、次にチヤネルＥ、
Ｄ、Ｃ、Ｂ、Ａ、９、８、７、６、５、４、３、
２、１、Ｆ、０として行く。送信用マイクロプロ
セツサは０、１、２、３、４、５、６、７、８、
９、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆのように通常の正方
向に進む。このような前進−後進方法により全て
チヤネルが飛ばされることなくアクセスされる。
チヤネルがスキツプされても次のサイクルでアク
セスされる。 前述の一連の動作は衝突がないという前提の下
に述べられている。しかしながら、この方法によ
ると、一連の動作の中で衝突がおこりそうであ
る。これはProm１０４により処理される。 送信用および受信用マイクロプロセツサはデー
タの送信および受信という組み合わされたタスク
を複数（開示した実施例では16）のデータ・チヤ
ネルを介して処理する。１つのマイクロプロセツ
サが特定のライン・テーブルを取り上げてアクセ
ス権を得ると、実質的にそのライン・テーブルお
よびその中の全情報への排他的アクセス権を有す
ることとなる。唯一の例外はどちらかのマイクロ
プロセツサによる割込みにより処理される情報で
ある。これらの例外は本発明の意図するものでは
なく、ここでは詳しくは述べない。この前提があ
れば、ハードウエア／フアームウエアによつて他
方のマイクロプロセツサは同時にその情報を用い
たり、変更しているはずはなく、一方のマイクロ
プロセツサは他方のマイクロプロセツサがアクセ
スしているか否かチエツクする必要がない。 衝突の場合、送信用マイクロプロセツサが受信
用プロセツサがライン“１”にあるときに“０”
から“１”へ変更しようとすると、送信用マイク
ロプロセツサであるので、アドレス：12005がス
トローブされる。このアドレスの最下位のビツト
は“１”であので、Promへの信号：XADR19は
“１”となる。その時点でその信号が“１”にな
るとすぐにPromはそのアドレスを切り換える。
チヤネル０にあつた送信用マイクロプロセツサが
チヤネル１に移ろうとしていることがわかる。し
か、受信用マイクロプロセツサがすでにチヤネル
１にあれば、Promのその場所に符号化された数
は２となり、送信用マイクロプロセツサはチヤネ
ル１を飛び越し、代わりにチヤネル２に移る。時
間がくれば、チヤネル２のアドレスは送信用チヤ
ネル番号として取り込まれる。 なお、Prom１０４は通常、チヤネル番号を関
しするが、実際には信号：POPRCN−がローと
なるか、またはPOPTCN−がローとなるときの
み、Prom１０４からの出力を注目しさえすれば
よい。 次に、本発明に概念に係るフアームウエアにつ
いて述べる。本システムは割込み処理以外はマイ
クロプロセツサ間で通信する際、保留
（suspensions）というタスクに基づいて動作する
ものである。マイクロプロセツサの一方が保留に
よりライン・テーブルの制御権を得ると、それは
ライン・テーブルの中で示される“保留点
（suspend−point）”から開始し、そのライン・テ
ーブルから別のライン・テーブルへ移るため再び
保留するまで、その仕事を継続して処理すること
により、そのチヤネルのために既に始まつている
処理を継続する。この期間、そのマイクロプロセ
ツサはそのライン・テーブルを独占的に使用で
き、そのライン・テーブルを離れ、保留状態とな
れば、開放する。 この概念は前に説明した、一方のマイクロプロ
セツサが加算方向にチヤネルを切り替えて仕事を
しつつ、地方のマイクロプロセツサは減算を行う
という方法に関連して実行される。保留という概
念には再開時に用いるまでの保留アドレスを保存
することが含まれている。これは符号が付された
チヤネル番号レジスタにより適宜、行われる。次
に、再開アドレスが取り出され、分岐する。 次に、タイミング図を参照して、送信用および
受信機能のためのデユアル・マイクロプロセツサ
に適用される本発明の制御概念を説明する。第７
図は連続するチヤネル番号を説明する送信用およ
び受信用マイクロプロセツサのシーケンスを簡単
に説明するための図である。第８図は送信用およ
び受信用マイクロプロセツサのためにサイクルが
介在する様子を説明するためのタイミング図であ
る。第９図もチヤネル番号が衝突する状況での保
留機能を説明するためのタイミング図である。 第７図のタイミング図は２つのマイクロプロセ
ツサの各々が同時に一つのチヤネルのために動作
していることを示している。また第７図は各マイ
クロプロセツサは他方のマイクロプロセツサが既
にあるチヤネルで動作していれば、そのチヤネル
では動作しないことを示している。特に、第７図
では送信用マイクロプロセツサがチヤネル４から
チヤネル６へ移つているとことがある。これは送
信用マイクロプロセツサの保留状態のときに受信
用マイクロプロセツサが既にチヤネル５で動作し
ているので、衝突が検知されたことを示す例であ
る。したがつて、ここで説明するハードウエアに
より、送信用マイクロプロセツサは代わりにチヤ
ネル６へ送られ、これにより両方のマイクロプロ
セツサが同時に同じライン・テーブルをアクセス
することを避けることができる。 また、第７図において“Ｍ”のマークは一般に
Ｘ−バスのサイクルを示している。一般には、１
チヤネルの期間は数マイクロ秒である。第７図で
例えば、チヤネル０は20マイクロ秒間である。 また、第８図は第７図の中の送信用チヤネルが
１であり、受信用チヤネル９である部分の小区間
を表わすタイミング図である。第８図は送信用お
よび受信用マイクロプロセツサのためにＸ−バス
上にサイクルが介在する様子を示しており、１バ
ス・サイクルの間に一つのマイクロプロセツサの
みがアクセスすることを示している。このレベル
での競合衝突があれば、負けたマイクロプロセツ
サは他方のマイクロプロセツサがそのバス・サイ
クルを終わるまで待つ。信号：POPTCDおよび
POPRCN−Ｘ−バスに復号化されて流されるの
で、それらは同時には発生しない。 第８図では受信用マイクロプロセツサがチヤネ
ル９に対応するライン・テーブルにアクセスする
アクセス権を最初に有している。次に、送信用マ
イクロプロセツサからアクセス要求があり、次の
バス・サイクルの間は送信用マイクロプロセツサ
がアクセス権を有し、このアクセスはチヤネル１
に対応するライン・テーブルに対するものであ
る。第８図では各バス・サイクルの期間は250ナ
ノ秒程度である。 また、第９図は送信用マイクロプロセツサがチ
ヤネル４からチヤネル６への移る様子を説明をす
るための図である。第９図において、最初の２つ
のバス・サイクルは送信用マイクロプロセツサが
新しい保留点、すわなち、このライン・テーブル
へ復帰するときに取り出すべき場所を制定するた
めのものである。また物理アドレス12005の信
号：POPTCNは送信用レジスタへ信号送出に影
響を与える。この場合では受信即側が既にチヤネ
ル５にあるので、Prom１０４内のロジツクは送
信用レジスタに対してチヤネル４からチヤネル６
への信号を与える。 第９図において信号TC＃は送信用チヤネル若
しくはライン番号レジスタの内容を表わしてい
る。信号RC＃は受信用チヤネル若しくはライン
番号レジスタの内容を表わしている。 また、第９図に関連して送信用マイクロプロセ
ツサについてはチヤネル５が飛び越されたが、こ
のチヤネルはシーケンスの中で後で拾われる。こ
の様にして、どちらのマイクロプロセツサも他方
のマイクロプロセツサと同時に同じライン・テー
ブルをアクセスすることだけはできないようにな
つているが、どのライン・テーブルにもアクセス
することができる。 前に述べたとおり、受信用マイクロプロセツサ
と送信用マイクロプロセツサとは、68008型のも
のである。これらのマイクロプロセツサは一般
に、８つのアドレス・レジスタと８つのデータ・
レジスタとを備えている。アドレス・レジスタは
一般にレジスタ：A0〜A7と記される。各マイク
ロプロセツサにおいて、アドレス・レジスタはラ
イン・テーブル中の保留アドレスを指示するよう
になつている。レジスタA0はライン・テーブル
の始めの場所：０である物理アドレス50000を指
すようになつている。アドレス・レジスタA4は
物理アドレス50002を指す。これは、ライン・テ
ーブル中の受信用マイクロプロセツサの保留アド
レスを指している。再び、第４図を参照する。ア
ドレス・レジスタ：A4は読出しより簡単にする
ために、常に物理アドレス：50002を指したまま
である。読出しは２バイト長で行われる。 マイクロプロセツサの一方によりタスクが保留
状態となつたとき、そのライン・テーブルにおい
て、適当な保留アドレス、すなわち復帰すべきア
ドレスが適宜、保持される。続いてこの保留アド
レスはレジスタ：A5に読み込まれる。レジス
タ：A4はレジスタ：A5の内容を見て、その内容
はマイクロプロセツサのプログラム・カウンタに
転送される。次に、そのアドレスに対応するフア
ームウエア・コードが読み出され、処理がその場
所により再開される。なお、本発明に関し、レエ
ントラント・コードが用いられており１６のライ
ンが全て同じコードを使用して動作する。このコ
ードは変更されることなく、ただのデータであ
る。このコードはProm内に設けられ、各マイク
ロプロセツサとの間で用いられる。 ここで、複数のフアームウエア・シートの一つ
である第５図を参照して、フアームウエアについ
て述べる。このフアームウエア・リストは
RXDATと呼ばれ、受信用マイクロプロセツサが
受信用fifo６０の中で使用することができるデー
タを探している状態に対応している。 次に第５図の左欄のリスト番号を参照して説明
する。リスト番号1134ではワードはRXDATOか
らRXSTADに転送される、これはエラーが起つ
た場合の再スタート点である。次のステツプのリ
スト・ライン番号1136は信号：NOGKFCTの消
去である。これはカウンタ・クリアを表わしてい
る。第５図の右側に説明されるように次のシーケ
ンスは保留のためのものである。本発明では
RXDAOOのアドレスと等しいワードがＸ−ram
のライン・テーブルからレジスタA4へ転送され
る。レジスタA4は各マイクロプロセツサの８つ
のアドレス・レジスタのうちの１つである。すな
わち、レジスタA4は受信用マイクロプロセツサ
上でその保留アドレスを指すために、以前にセツ
ト・アツプされており、常にセツト・アツプした
状態である。このアドレスはXRAMのライン・
テーブル中の物理領域に転送される。このライン
の番号のために物理領域は50000に等しいことも
あるが、10000からチヤネル番号分だけ多いアド
レスである。例えば、チヤネル番号４であれば、
それは1400と等しくなるであろう。しかしなが
ら、システムはどのチヤネルかわらず、アドレス
が50000であることも考えられる。システムはい
づれかのチヤネル上にある。 次のステツプだＤの中の１バイトRXCHN
（A3）へ転送する。これに関しては第５図にリス
ト番号1138および1139に示されている。この転送
はアドレス12004の物理領域への書き込みを開始
するものである。これにより送信用チヤネルの番
号が与えられる。この時点においてProm１０４
は送信側および受信側の両者のライン番号が与え
られる。また、アドレス：XADR１９がゼロで
あり、それがアドレスの領域５でなく、領域４で
あるため、アクテイブであるのが受信用マイクロ
プロセツサであることをPromは知つている。最
下位ビツトは“ゼロ”である。これにより、送信
用チヤネル・レジスタがどこにセツトされている
かを知つて受信用チヤネルのための適当なチヤネ
ル番号がセツトされる。このことは全て送信用マ
イクロプロセツサが実際にどこにあるかとは関係
なくProm１０４によつて自動的に行われる。 第５図はフアームウエア・リストの次のステツ
プはリスト番号1140のステツプである。次のステ
ツプはまだアドレス50000（異なるライン・テーブ
ル上であるが）を指しているアドレスA4の内容
をレジスタA5（マイクロプロセツサの別のアドレ
ス・レジスタ）へ転送することである。よつて、
ワードはレジスタA4からレジスタA5へ転送され
る。ワードはこの新しいライン番号から読み出さ
れる。次のステツプはレジスタA5の内容が指４
所へ飛び越すことである。その結果、保留状態が
いつ起きようと、その場所から動作を再開する。
フエツチされたOPCODEはその保留アドレスと
なるであろう。 上述のシーケンスが全て終了すると、リスト番
号1143となる。これはステツプ：RXDAOOであ
る。これは新しい保留点をセツトアツプする。 第５図から明らかなように、シーケンスは一連
のマイクロ命令が実行され、それらの最後に保留
が行われて終わる。また、第５図に関連づけて第
４図の代表的なラインテーブルを参照する。受信
用マイクロプロセツサに関し、領域Ｏは物理アド
レスが10X00（Ｘはライン番号）のライン・テー
ブルから読み出される。これは保留アドレスが保
持されるところであり、保留が行われると、最初
に行われることはライン・レジスタをインクリメ
ントすることである。次に、その領域を読み出
し、それをレジスタA5に格納して、レジスタA5
を示す領域へ飛び越す。基本的にここでの３段階
処理は前後関係を維持することなくあるラインか
ら別のラインの遷移することである。全ての前後
関係はこれはフアームウエア状態の装置の中にあ
る。実際に保留の動作はバイト：DOをアドレス
12004のRXCHNへ転送し、ワードを転移させ、
つまり新しいライン・テーブルの保留アドレス、
すなわち受信用若しくは受信用の保留アドレスか
らワードを読み出して、そこへ飛び越すことであ
る。これが保留のメカニズムである。 次にProm１０４のアルゴリズムについて説明
する。前に述べたとおり、Prom１０４は送信用
および受信用チヤネル・レジスタ１０６および１
０８を制御する。Prom１０４は受信用マイクロ
プロセツサがカウントを増加し、送信用マイクロ
プロセツサはカウントを減らすように、ライン・
レジスタを制御する。このアルゴリズムでは、Ｆ
やＥなどのある番号から始めて、送信用チヤネル
が既に受信用チヤネル番号より１だけ小さいので
なければ常に減算を行なう。この場合では受信用
チヤネル番号は現在のものより２だけ小さくセツ
トされている。同様にして、送信用チヤネル番号
は受信用チヤネル番号がそのとき、送信用チヤネ
ル番号の現在の状態より１だけ大きくないのであ
れば、いつでも加算することが許される。この場
合、送信用チヤネル番号はその現在のものより２
だけけ大きい。このアルゴリスムがPromに格納
されている。 数限られた本発明の実施例について説明してき
たが、数多くの他の実施例および変形例が請求の
範囲に定義される本発明の範囲内に入ることはこ
の分野の熟練者にとつて明白であろう。本発明シ
ステムは一つの送信用マイクロプロセツサと一つ
の受信用マイクロプロセツサのためのものとして
説明されてきた。しかしながら、本発明の原理は
２つ以上のマイクロプロセツサが使用されるシス
テムに用いることができる。例えば、２つの受信
用マイクロプロセツサと２つの受信用マイクロプ
ロセツサとがある場合である。この場合、第１図
のブロツク図で見ると、２つの受信用チヤネル・
レジスタと２つの送信用チヤネル・レジスタの構
成となるであろう。また、そこからProm１０４
への入力が追加されるであろう。 【表】

【図面の簡単な説明】

第１図はデユアル・マイクロプロセツサ制御の
ための本発明の原理を用いたデータ通信システム
のブロツク図である。第２図および第３図は第１
図に示されたシステムの部分の更に詳細なブロツ
ク図を説明するための図である。第４図は記憶さ
れた16のライン・テーブルのうちの一つのための
ライン・テーブル図である。第５図は本発明の保
留タスクの概念を説明するためのフアームウエア
状態図の一部分の図である。第６図は関連するコ
ードが記された複数の読出しライン・テーブルの
一例を概略的に説明するための図である。第７図
は送信用および受信用のマイクロプロセツサのチ
ヤネル番号の順番を説明するためのシーケンス図
である。第８図は送信用および受信用マイクロプ
ロセツサのためのサイクル割当ての状態を説明す
るためのタイミング図である。第９図はチヤネル
番号が衝突した状態における保留機能を説明する
ためのタイミング図である。 １２……送信用マイクロプロセツサ、１４……
受信用データ・バス、１６……受信用アドレス・
バス、１８……送信用データ・バス、２０……送
信用アドレス・バス、２２……XRAM、２４…
…データ・バス、２６……アドレス・バス、２８
……IRAM、３０……データ・バス、３１……ト
ランシーバ、３２……アドレス・バス、３３……
出力データ・バス、３５……トランシーバ、３６
……アドレス・バス、４０……送信器、４１……
フレーマ、４２……受信器、４４……回路、４５
……バツフア、４６……アドレス・バス、４７…
…バツフア、４８……データ・バス、５０……マ
ルチプレクサ、５２……コミユテータ、５５……
バス、６０……fifo、６２，６３……トランシー
バ、６４……コントローラ、６６，６８，６９…
…トランシーバ、７０……Prom、７１……トラ
ンシーバ、７３……Ｘ−バス競合ロジツク、７６
……デコーダ、７７，７８，７９……出力ライ
ン、８０……送信用アドレス・デコーダ、８１，
８２，８３……ライン、８４……Prom、８５，
８６，８７，８８……ライン、９０，９２……マ
ルチプレクサ、９６……アドレス・ライン、９７
……デコーダ、９８，９９……ライン、１００…
…デコーダ、１０４……Prom、１０６……受信
用チヤネル番号レジスタ、１０７……ライン、１
０８……送信用チヤネル番号レジスタ、１０９…
…帰還ライン。

Claims (1)

1. 【特許請求の範囲】 １ 複数の装置が、複数の通信チヤネルを介して
   コンピユータ・システムと通信を行うために接続
   され、メモリ２２が、各チヤネル用の通信情報を
   夫々保持するテーブルを有するデータ通信システ
   ムであつて、 前記メモリと接続され、前記チヤネルを介する
   前記複数の装置からのデータの受信を制御するた
   めの第１のデータ・プロセツサ１０と、 前記メモリと接続され、前記チヤネルを介する
   前記複数の装置へのデータの送信を制御するため
   の第２のデータ・プロセツサ１２と、 前記両方のプロセツサが同一のテーブルを同時
   にアクセスすることを防ぎながら、前記メモリ内
   の前記テーブルを夫々連続的にアドレスすること
   によつて前記複数のチヤネルを介して夫々の逐次
   的順序のデータ通信を制御するために前記第１と
   第２のデータ・プロセツサを制御し、それによつ
   て前記両方のプロセツサが同時に同一のチヤネル
   を介するデータ通信を制御することを防ぐように
   するための手段（104、106、108、90、92）とを
   含むことを特徴とするデータ通信システム。 ２ 前記プロセツサへデータを送信し、前記プロ
   セツサからデータを受信するための入力データ回
   路手段を含むことを特徴とする請求項１記載のデ
   ータ通信システム。 ３ 前記データ回路手段がデータ・バスおよびア
   ドレス・バスを含むことを特徴とする請求項２記
   載のデータ通信システム。 ４ 前記データ回路手段のデータ・バス及びアド
   レス・バスを夫々の送信用マイクロプロセツサの
   データ・バス及びアドレス・バスに接続するため
   の手段を含むことを特徴とする請求項３記載のデ
   ータ通信システム。 ５ 前記制御手段が受信用チヤネル番号レジスタ
   および送信用チヤネル番号レジスタを含むことを
   特徴とする請求項１記載のデータ通信システム。