JPH03132111A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03132111A JPH03132111A JP1270883A JP27088389A JPH03132111A JP H03132111 A JPH03132111 A JP H03132111A JP 1270883 A JP1270883 A JP 1270883A JP 27088389 A JP27088389 A JP 27088389A JP H03132111 A JPH03132111 A JP H03132111A
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- JP
- Japan
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- circuit
- output
- signal
- test
- test result
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 201000004569 Blindness Diseases 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にテスト回路を内蔵した
半導体装置に関する。
半導体装置に関する。
第３図に示すように従来、テスト回路４を内蔵した半導
体装置は、その半導体装置の本来の機能を動作させる機
能回路３の機能論理信号ＳＩ）を受ける入力端りとテス
ト回路４のテスト結果信号ＳＴを受ける入力端Ｔを有し
、その両信号ＳＤ、ＳＴのいずｈかを制御信号ＣＩｌ
Ｃ２によって選択する選択回路１．と出力回路１とを直
列にした選択出力回路２１を有していた。
体装置は、その半導体装置の本来の機能を動作させる機
能回路３の機能論理信号ＳＩ）を受ける入力端りとテス
ト回路４のテスト結果信号ＳＴを受ける入力端Ｔを有し
、その両信号ＳＤ、ＳＴのいずｈかを制御信号ＣＩｌ
Ｃ２によって選択する選択回路１．と出力回路１とを直
列にした選択出力回路２１を有していた。
出力回路ｌの０ＭＯ８の中点Ｍうば、制御信号ピーダン
スの王状態のいずれかとなる。
スの王状態のいずれかとなる。
上述した従来の半導体装置は、本来の動作状態とテスト
状態を選択・合成する論理回路を有しているので、テス
ト回路を内蔵しない場合に比べ選択回路分の論理段数が
増加する。
状態を選択・合成する論理回路を有しているので、テス
ト回路を内蔵しない場合に比べ選択回路分の論理段数が
増加する。
したがって機能論理信号は前記論理回路を通過する分だ
け遅延時間が増加して出力するという欠点があり、これ
は近年の高速動作の要求に対して特に障害となっていた
。
け遅延時間が増加して出力するという欠点があり、これ
は近年の高速動作の要求に対して特に障害となっていた
。
本発明の半導体装置は、内部の機能論理信号またはテス
ト結果信号を入力してそれぞれに対応する出力信号を共
通の外部出力端子に供給し、かつ制御信号によって高イ
ンピーダンス状態になる０ＭＯ３）ランジスタの中点を
有する複数の出力回路を含んで構成されている。
ト結果信号を入力してそれぞれに対応する出力信号を共
通の外部出力端子に供給し、かつ制御信号によって高イ
ンピーダンス状態になる０ＭＯ３）ランジスタの中点を
有する複数の出力回路を含んで構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
本来の機能論理信号ＳＤを入力し対応する出力信号Ｓ、
を出力する出力回路ｌと、テスト結果信号Ｓ、に対応す
る出力信号Ｓ、を出力する出力回路２のそれぞれのＣＭ
ＯＳトランジスタの中点Ｍｄ１Ｍ、が共に出力端子Ｄ０
に接続している。
を出力する出力回路ｌと、テスト結果信号Ｓ、に対応す
る出力信号Ｓ、を出力する出力回路２のそれぞれのＣＭ
ＯＳトランジスタの中点Ｍｄ１Ｍ、が共に出力端子Ｄ０
に接続している。
本来の論理動作を出力させる場合は、ＯＥＴ入力を高レ
ベルに固定して出力回路２の出力状態を高インピーダン
ス状態にしておく。
ベルに固定して出力回路２の出力状態を高インピーダン
ス状態にしておく。
こうすることで、テスト回路４がない場合と同様に、Ｄ
入力とＯＥ大入力組合せ状態により出力端子Ｄ０は高レ
ベル、低レベルまたは高インピーダンス状態の玉出力が
可能である。
入力とＯＥ大入力組合せ状態により出力端子Ｄ０は高レ
ベル、低レベルまたは高インピーダンス状態の玉出力が
可能である。
一方、σ盲を高レベルに固定することで、出力回路１の
出力は高インピーダンス状態となり、テスト結果信号Ｓ
ＴはＯＥＴが低レベルの時にＤｏに出力される。
出力は高インピーダンス状態となり、テスト結果信号Ｓ
ＴはＯＥＴが低レベルの時にＤｏに出力される。
ＯＥＴが高レベルの時はＤｏは高インピーダンス状態に
なる。
なる。
出力回路２はテスト結果信号Ｓ、の出力専用のため、高
速動作は要求されないので、出力回路２のトランジスタ
の寸法は小さくても良く、出力回路１から見た場合の出
力回路２の負荷浮遊容量は無視できる。
速動作は要求されないので、出力回路２のトランジスタ
の寸法は小さくても良く、出力回路１から見た場合の出
力回路２の負荷浮遊容量は無視できる。
また、出力回路１は実質上テスト回路４がない場合の回
路と同様であり、第３図の余計な選択回路１．を持たな
いのでその分の余分な遅延時間は出力回路１１は本来の
機能論理信号ＳＤを出力するための出力回路であり、テ
スト結果信号Ｓ Ｔ ｌ １ＳＴ２を出力するための出
力回路１２と１３を構成する０ＭＯ３）ランジスタの中
点Ｍ、を出力端子Ｄ０に接続している。
路と同様であり、第３図の余計な選択回路１．を持たな
いのでその分の余分な遅延時間は出力回路１１は本来の
機能論理信号ＳＤを出力するための出力回路であり、テ
スト結果信号Ｓ Ｔ ｌ １ＳＴ２を出力するための出
力回路１２と１３を構成する０ＭＯ３）ランジスタの中
点Ｍ、を出力端子Ｄ０に接続している。
本来の動作をさせる場合は、下Ｔを高レベルに、Ｔ２を
低レベルにそれぞれ固定し、出力回路１２及び１３の出
力を高インピーダンス状態にしておく。
低レベルにそれぞれ固定し、出力回路１２及び１３の出
力を高インピーダンス状態にしておく。
この場合、入力信号百。とＯＥ入力信号の組合せ状態に
より、出力端子Ｄ０は高レベル、低レベルまたは高イン
ピーダンス状態の出力が可能である。
より、出力端子Ｄ０は高レベル、低レベルまたは高イン
ピーダンス状態の出力が可能である。
一方、ＯＥを低レベルに固定することで出力回路１１の
出力は高インピーダンス状態になる。
出力は高インピーダンス状態になる。
そして、Ｔ丁のテスト結果信号Ｓｔ＋が低レベルの時に
出力回路１２は高レベル出力、Ｔ２のテスト結果信号Ｓ
ｔ□が高レベルの時に出力回路１３は低レベル出力とな
り、それぞれＤｏに出力される。
出力回路１２は高レベル出力、Ｔ２のテスト結果信号Ｓ
ｔ□が高レベルの時に出力回路１３は低レベル出力とな
り、それぞれＤｏに出力される。
ただし、Ｓ、１の低レベルとＳＴ２の高レベルは同時に
発生しないように制御される。
発生しないように制御される。
出力回路１１は前述の第１図の出力回路１と同様にテス
ト回路４の出力回路１２．１３が並列なので機能データ
の遅延時間の増加はない。
ト回路４の出力回路１２．１３が並列なので機能データ
の遅延時間の増加はない。
しかも、出力回路１２及び１３の回路は、それぞれ１個
のトランジスタで構成されているので、半導体装置のチ
ップ上の配置に特別の考慮はいらない。
のトランジスタで構成されているので、半導体装置のチ
ップ上の配置に特別の考慮はいらない。
以上説明したように本発明は、高インピーダンスな状態
を出力できる複数個の出力回路の出力端を外部端子に共
通接続して遅延時間を増加させることなく、テスト回路
の状態を出力できる効果がある。
を出力できる複数個の出力回路の出力端を外部端子に共
通接続して遅延時間を増加させることなく、テスト回路
の状態を出力できる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の半導体装置
の一例の回路図である。 １．２．１１〜１３・・・・・・出力回路、３・・・・
・・機能回路、４・・・・・・テスト回路、５〜７・・
・・・・ＮＡＮＤゲート、Ｄｏ・・・・・・外部出力端
子、Ｍ・・・・・・ＣＭＯＳトランジスタの中点、ＳＤ
・・・・・・機能論理信号、Ｓ、・・・・・テスト結果
信号。
明の第２の実施例の回路図、第３図は従来の半導体装置
の一例の回路図である。 １．２．１１〜１３・・・・・・出力回路、３・・・・
・・機能回路、４・・・・・・テスト回路、５〜７・・
・・・・ＮＡＮＤゲート、Ｄｏ・・・・・・外部出力端
子、Ｍ・・・・・・ＣＭＯＳトランジスタの中点、ＳＤ
・・・・・・機能論理信号、Ｓ、・・・・・テスト結果
信号。
Claims (1)
- 内部の機能論理信号またはテスト結果信号を入力してそ
れぞれに対応する出力信号を共通の外部出力端子に供給
し、かつ制御信号によって高インピーダンス状態になる
ＣＭＯＳトランジスタの中点を有する複数の出力回路を
含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270883A JPH03132111A (ja) | 1989-10-17 | 1989-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270883A JPH03132111A (ja) | 1989-10-17 | 1989-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132111A true JPH03132111A (ja) | 1991-06-05 |
Family
ID=17492294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270883A Pending JPH03132111A (ja) | 1989-10-17 | 1989-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132111A (ja) |
-
1989
- 1989-10-17 JP JP1270883A patent/JPH03132111A/ja active Pending
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