JPH03132124A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ伝送装置一般にて使用されるビット位
相同期回路に係り、特にランダムな位相で入出力される
データ信号を装置内システムクロックにビット位相同期
させた上、入出力するためのビット位相同期回路に関す
る。

〔従来の技術〕

例えば交換機の通話路装置には、ランダムな位相で入力
されるデータ信号各々を装置内システムクロックによっ
て信号再生すべくそれら信号各々の位相を調整するため
のビット位相同期回路が装備されるようになっている。

二二で従来技術によるビット位相同期回路について説明
すれば、第３図はその具体的な構成を、また第４図はそ
の一例での要部入出力信号波形を示したものである。こ
れによる場合、装置の内部あるいは外部からのデータ信
号は遅延ゲート１゜２で順次遅延されることによって新
たに２種類のデータ信号が作成されるようになっている
。これらは元のデータ信号と共にＤ型フリップフロップ
（以下、Ｆ／Ｆと称す）３〜５にセレクタ１１からのク
ロックＣＫＩ、ＣＫ２．ＣＫＩ、ＣＫ２によって順次セ
ットされるようになっている。クロックＣＫＩ、ＣＫ２
各々をインバータ９，１０により反転させてクロックＣ
ＫＩ、ＧＫ２が得られているものであるが、それらデー
タ信号がＦ／Ｆ３〜５にセットされる度に、排他的論理
和ゲート７ではＦ／Ｆ３，４各々からのＱ出力が、また
、排他的論理和ゲート８ではＦ／Ｆ４，５各々からのＱ
出力が排他的論理和されているものである。

位相制御回路１２ではそれら排他的論理和結果としてＱ
出力がすべて同一の信号状態として得られたならば、そ
の際でのクロックをビット位相同期用として選択するよ
うになっているものである６第４図より判るように、本
例ではクロックＣＫ２が選択された場合が示されている
。一方、Ｆ／Ｆ４のＱ出力はまたクロックＣＫ１によっ
てＦ／Ｆ６にセットされ、そのＱ出力が出力データ信号
として得られるようになっているものである。

なお、従来技術に係るビット位相同期回路に関連するも
のとしては、論文「フレーム同期技術を用いた広帯域時
分割スイッチＬＳＩＪ　　（昭和６３年電子情報通信学
会秋期全国大会（Ｂ−１４１）が挙げられる。

〔発明が解決しようとする課題〕

入力データ信号の信号状態変化点の位相により、非ビッ
ト位相同期状態であることを検出した後、その検出信号
により位相の異なった入力データ信号を選択制御するビ
ット位相同期回路では、ノイズなどにより非ビット位相
同期状態を誤検出すると選択制御動作を行ってしまう。

その対策として、保護回路を付与する方法が考えられる
が、フレーム同期回路などに見られる一般的な保護回路
は、周期的に信号が連続して検出されるかどうかを見る
ものである。ところが上記ビット位相同期回路における
データ信号はシステムクロックの周期で状態変化すると
は限らないので、システムクロックの周期で非ビット位
相同期状態の監視を行う保護回路では、入力データ信号
の選択制御動作が出来ない場合がある。

本発明の目的は、データ信号の信号状態変化点の検出周
期を選ばず、ノイズ等に対してもより安定にビット位相
同期状態を維持し得るビット位相同期回路を提供するに
ある。

〔課題を解決するための手段〕

上記目的は、データ・クロック位相差検出部より出力さ
れる非ビット位相同期状態である旨のパルスをカウンタ
のクロックとして取り込み、該パルスを一定回数カウン
トした時点でデータ信号の選択制御を行う安定化保護回
路を設けることで達成される。

〔作用〕

安定化保護回路内のシフトレジスタは、データ・クロッ
ク位相差検出部より非ビット位相同期状態である旨のパ
ルスをクロックとして取り込むことによって、ＩＩＩＪ
ｔ次固定データをラッチしていきＦ／Ｆの段数分をカウ
ントした時点でデータ選択制御用のパルスを出力すると
共に、自己リセットを行い次のクロックを持つ状態とな
る。これにより、信号状態変化点を検出しビット位相同
期状態であるか否かを判定するための入力データ信号は
、信号状態の変化点が定期的な時間間隔である必要がな
くなり、更にノイズ等による誤動作も減少させることが
出来る。

〔実施例〕

以下、本発明を第１図、第２図により説明する。

まず、第１図により本発明によるビット位相同期回路の
基本的な構成について説明する。これはデータ選択出力
部２０．信号状態変化点検出部２１、データ・クロック
位相差検出部２２．安定化保護回路２３．データ選択制
御部２４．及びデータ出力部２５より成っている。図示
のように入カデータ信号はデータ選択出力部２０で一定
時間単位で遅延された上、その入力データ信号か遅延さ
れたデータ信号のいずれかがセレクタ２０−４より出力
されるものである。本例では、入力データ信号は遅延ゲ
ート２０−１〜２０−３によってほぼτ／４（τ：入力
データ信号の最小パルス幅）単位に順次遅延されている
場合を示す、また信号状態変化点２１ではデータ選択出
力部２０よりのデータ信号の信号状態変化が検出される
ようになっている。本例ではそのデータ信号は遅延ゲー
ト２１−１でわずかに遅延された上、元のデータ信号と
排他的論理和ゲート２１−２で排他的論理和されること
によってその状態が検出されるようになっている。デー
タ・クロック位相差検出部２２ではＲ５−Ｆ／Ｆ２２−
４が、アンドゲート２２１によりセットされると共にア
ンドゲート２２−３によってリセットされるものとなっ
ている。

即ち、信号状態変化点検出部２１からの変化点検出信号
は１反転システムクロックＣＫが″ｌＨ′状態にある間
のみアンドゲート２２−１を介しＲ８−Ｆ／Ｆ２２−４
をセットしているものである。

またアンドゲート２２−３ではシステムクロックＣＫと
、遅延ゲート２２−２を介されたシステムクロックＧＫ
とが論理積されることによって、システムクロックＣＫ
の１Ｈ′状態後半部においてＲ３−Ｆ／Ｆ２２−４は強
制的にリセットされるようになっているものである。つ
まりＦ／Ｆ　２２−４はアンドゲート２２−１の出力に
よってセットされる度にパルスを出力することになり、
この時非ビット位相同期状態であることを示す。安定化
保護回路２３では、３つのＦ／Ｆ２３−１〜２３−３よ
りなるシフトレジスタがカウンタとして機能しており、
一定時間内に３回にわたって非ビット位相同期状態であ
る旨のパルス出力があった場合には、アンドゲート２３
−４によってその旨が検出されるようになっている。こ
の検出後は、Ｆ／Ｆ２３−１〜２３−３をそれぞれリセ
ットすると共に、データ選択制御部２４ではカウンタ２
４−１がカウントアツプされ、この結果データ選択出力
部２０より出力されるデータ信号は更に一定時間遅延さ
れたものに更新されるものである。

第２図にはその構成での要部の入出力信号波形を示し、
これによって非ビット位相同期状態よりビット位相同期
状態に至るまでの動作について以下説明する。ここで入
力データ信号自体が選択出力されている場合を想定すれ
ば、この場合でのシステムクロックＣＫとセレクタ２ｏ
−４の出力データとの位相関係は図に示すようである。

従って信号状態変化点検出部２１からの変化点検出信号
が反転システムクロックＣＫが″Ｈ′状態の間に得られ
ることから、アンドゲート２２−１を介してＲ８−Ｆ／
Ｆ２２−４はセットされる。その後このＦ／Ｆ２２−４
の出力は安定化保護回路２３においてＦ／Ｆ２３−１〜
２３−３よりなるシフトレジスタのクロックとなり、シ
ステムクロックＣＫの周期に関係なくＲＳ−Ｆ／Ｆ２２
−４がセットされる度にＦ／Ｆ２３−１．Ｆ／Ｆ２３−
２．Ｆ／Ｆ２３−３の順に′Ｈ′をラッチする。

この時、３つのＦ／Ｆがすべて％　ＨＪＪをラッチする
までの時間が非常に長くなる場合、外部からのノイズに
より誤動作してデータ信号の選択制御動作を行ってしま
うことがある。従っである程度の時間間隔ごとにシフト
レジスタをリセットする必要があり、本例では８ビット
カウンタ２３−６のキャリーアウト出力を用いてシステ
ムクロックの２５６回に１回だけ、オアゲート２３−５
を介してシフトレジスタをリセットするものとしている
。

こうして、システムクロックＣＫの２５６回分の時間内
にＦ／Ｆ２３−３の出力が１Ｈ１となった時、アンドゲ
ート２３−４の出力が初めてＨ１となり、Ｆ／Ｆ２３−
１〜２３−３をそれぞれリセットすると共にデータ選択
制御部２４−１のカウンタを１つカウントアツプする。

これにより、データ選択出力部２０からは遅延ゲート２
０−１からのデータ信号が選択出力されることになる。

このデータ信号に対する変化点検出信号は反転システム
クロックＧＫの％Ｌ′状態の間に得られることから、Ｒ
８−Ｆ／Ｆ２２−４はセットされずデータ選択出力部２
０からのデータ信号は遅延ゲート２ｏ−１からのものが
継続的に出力される。

この状態ではデータ選択出力部２０からのデータ信号は
、遅延ゲート２５−１を介した反転システムクロックＣ
ＫによってＦ／Ｆ２５−２にセットされることになるが
、そのセットタイミングはほぼデータ区間の中央部にな
っていることが知られる。セットタイミングがこのよう
に設定される場合には、多少のジッタが存在しようとも
何等それに影響されることなく確実にデータを抽出し得
るものである。このような状態でもしもビット位相同期
状態が外れるような場合には、データ選択出力部２０で
のデータ信号の更新が再び行われることによってビット
位相同期が図られるものである以上本発明によるビット
位相同期回路の説明をしたが、この回路は信号データ状
態変化点の時間間隔に関係なく非ビット位相同期状態検
出パルスの回数をカウントする安定化保護回路を設けて
いるので、常にビット位相同期状態の監視が行えるとい
う効果がある。

【発明の効果〕

以上説明したように、本発明によって常にビット位相同
期状態を判定し、かつ安定にビット位相同期状態を維持
し得るビット位相同期回路が実現出来る。

【図面の簡単な説明】

第１図、第２図は、本発明の一実施例のビット位相同期
回路の構成図、第３図、第４図は、従来技術に係るビッ
ト位相同期回路の構成と図である。 ２０・・・データ選択出力部、２１・・・信号状態変化
点検出部、２２・・・データ・クロック位相差検出部、
２３・・・安定化保護回路、２４・・・データ選択制御
部、２５・・・データ出力部。 躬 ■ 虐

Claims (1)

【特許請求の範囲】
1. １、任意位相で入力されるデータ信号を、該信号の最小
   パルス幅を周期として持つシステムクロックに位相同期
   させるための、ビット位相同期回路であって、データ信
   号を一定時間単位に順次遅延させ、上記データ信号と遅
   延データ信号各々のうちから何れか１つを選択的に出力
   するデータ選択出力部と、該選択出力部からのデータ信
   号の信号状態変化点を検出する信号状態変化点検出部と
   、該検出部からの変化点検出信号と、上記システムクロ
   ック間の位相差を検出し、ビット位相同期状態であるか
   否かを判定するデータ・クロック位相差検出部と、該位
   相差検出部より、非ビット位相同期状態である旨のパル
   スを上記システムクロックの周期に関係なく取り込んで
   カウントし、一定回数に達した時に選択制御パルスを出
   力する安定化保護回路と、該選択制御パルスにもとづき
   、上記データ選択出力部でのデータ信号の選択を制御す
   るデータ選択制御部と、上記データ選択出力部からのデ
   ータ信号を該信号のパルス幅中央部付近で上記システム
   クロックによって打抜いたものを出力データ信号として
   出力するデータ出力部とを具備してなることを特徴とす
   るビット位相同期回路。