JPH0399540A - 同期用クロック回路 - Google Patents
同期用クロック回路Info
- Publication number
- JPH0399540A JPH0399540A JP1238025A JP23802589A JPH0399540A JP H0399540 A JPH0399540 A JP H0399540A JP 1238025 A JP1238025 A JP 1238025A JP 23802589 A JP23802589 A JP 23802589A JP H0399540 A JPH0399540 A JP H0399540A
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- pulse
- phase difference
- sfr
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 239000013256 coordination polymer Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 206010033799 Paralysis Diseases 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重化通信路による通信回線の同期用クロッ
ク回路に関する。
ク回路に関する。
従来、同期用クロック回路は同期用クロックパルスの周
波数、パルス幅２位相ずれなどの障害を検出せず、通信
を実施する相手側から送られて来る同期用クロックパル
スを通信回線から抜き取り直接自分の回路に取込んでい
た。
波数、パルス幅２位相ずれなどの障害を検出せず、通信
を実施する相手側から送られて来る同期用クロックパル
スを通信回線から抜き取り直接自分の回路に取込んでい
た。
上述した従来の同期用クロック回路は通信回線から抜き
取ったクロックパルスをそのまま自分の回路に取込む構
成となっているので、通信回線による影響を受けて障害
になっなりロックパルスを受信したときおよび回路内部
障害で異常が発生したとき重要障害となり、通信システ
ムが麻痺する機会を生し得るという問題点があった。
取ったクロックパルスをそのまま自分の回路に取込む構
成となっているので、通信回線による影響を受けて障害
になっなりロックパルスを受信したときおよび回路内部
障害で異常が発生したとき重要障害となり、通信システ
ムが麻痺する機会を生し得るという問題点があった。
本発明の目的は上記問題点を解決した同期用クロック回
路を提供することにある。
路を提供することにある。
本発明による同期用クロック回路は、主クロックパルス
および従属クロックパルスを入力して相互の位相差を検
出出力、する位相差検出手段と、この位相差検出手段の
出力を一時保留する位相差出力保持手段と有する。
および従属クロックパルスを入力して相互の位相差を検
出出力、する位相差検出手段と、この位相差検出手段の
出力を一時保留する位相差出力保持手段と有する。
上記手段を有する同期用クロック回路は、送出する主ク
ロックパルスと従属クロックパルスとを前記位相差検出
手段に入力し所定の位相差情報を前記位相差出力保持手
段へ出力するとき、位相差出力保持手段の保持情報を取
出し所定の処理をすることにより、主クロックパルスと
従属クロックパルスとの同期はずれ、周波数ずれ、パル
ス停止、パルス幅障害が検出できる。
ロックパルスと従属クロックパルスとを前記位相差検出
手段に入力し所定の位相差情報を前記位相差出力保持手
段へ出力するとき、位相差出力保持手段の保持情報を取
出し所定の処理をすることにより、主クロックパルスと
従属クロックパルスとの同期はずれ、周波数ずれ、パル
ス停止、パルス幅障害が検出できる。
次に、本発明について第１図および第２図を併せ参照し
て説明する。
て説明する。
第１図は、本発明の主要部の一実施例を示す回路図、ま
た第２図は第１図の主要部における波形の一例を示すタ
イムチャートである。
た第２図は第１図の主要部における波形の一例を示すタ
イムチャートである。
第１図は従属クロックパルスを主クロックパルスと比較
して障害を検出するクロックパルス障害検出回路の一例
を示す回路図で、位相差検出手段１および位相差出力保
持手段２を有する。位相差検出手段ｌはＤ形フリップ７
０ツブ（以後り−ＦＦ）回路３および排他的論理和回路
４を、また位相差出力保持手段２はインバータ（ＩＮＶ
）５および送りレジスタ（ＳＦＲ）６を、それぞれ有す
る。
して障害を検出するクロックパルス障害検出回路の一例
を示す回路図で、位相差検出手段１および位相差出力保
持手段２を有する。位相差検出手段ｌはＤ形フリップ７
０ツブ（以後り−ＦＦ）回路３および排他的論理和回路
４を、また位相差出力保持手段２はインバータ（ＩＮＶ
）５および送りレジスタ（ＳＦＲ）６を、それぞれ有す
る。
位相差検出手段１では、第２図に示す主クロツウパルス
を端子ＣＰに入力するＤ−ＦＦ回路３が、出力端子Ｑを
入力端子りに直結し、主クロックパルスを分周した第２
国に示すクロックパルスを端子Ｑから出力する。端子Ｑ
の出力パルスは従属クロックパルスと同じ周波数である
。排他的論理和回路４は分周された端子Ｑの出力パルス
と従属クロックパルスとを入力して演算し、演算結果を
送りレジスタ（ＳＦＲ）６の端子ＳＩＮに接続する。
を端子ＣＰに入力するＤ−ＦＦ回路３が、出力端子Ｑを
入力端子りに直結し、主クロックパルスを分周した第２
国に示すクロックパルスを端子Ｑから出力する。端子Ｑ
の出力パルスは従属クロックパルスと同じ周波数である
。排他的論理和回路４は分周された端子Ｑの出力パルス
と従属クロックパルスとを入力して演算し、演算結果を
送りレジスタ（ＳＦＲ）６の端子ＳＩＮに接続する。
位相差出力保持手段２のインバータ（ＩＮＶ）５は主ク
ロックパルスを反転し負論理クロックに形成して送りレ
ジスタ（ＳＦＲ）６の端子ＣＰに接続する。送りレジス
タ（ＳＦＲ）６は排他的論理和回路４の出力データをイ
ンバータ（Ｉ ＮＶ）５の負論理クロックで一時保留す
る。
ロックパルスを反転し負論理クロックに形成して送りレ
ジスタ（ＳＦＲ）６の端子ＣＰに接続する。送りレジス
タ（ＳＦＲ）６は排他的論理和回路４の出力データをイ
ンバータ（Ｉ ＮＶ）５の負論理クロックで一時保留す
る。
第２図に示すように、従属クロックパルスが主クロック
パルスに１／２周期以上のずれが生じた場合、送りレジ
スタ（ＳＦＲ＞６はすべての出力を符号１とする。同様
に１／２周期以内のとき、送りレジスタ（ＳＦＲ）６は
すべての出力を符号０とするので、符号１の出力により
同期ずれを検出できる。
パルスに１／２周期以上のずれが生じた場合、送りレジ
スタ（ＳＦＲ＞６はすべての出力を符号１とする。同様
に１／２周期以内のとき、送りレジスタ（ＳＦＲ）６は
すべての出力を符号０とするので、符号１の出力により
同期ずれを検出できる。
送りレジスタ（ＳＦＲ）６は従属クロックパルスが主ク
ロックパルスに比較し、周波数ずれ・クロックパルス断
・パルス比率不良などを符号０・１または符号１・０の
保留により検出する。
ロックパルスに比較し、周波数ずれ・クロックパルス断
・パルス比率不良などを符号０・１または符号１・０の
保留により検出する。
従って、符号Ｏ以外の、送りレジスタ（ＳＦＲ）６での
保留はクロックパルス障害を意味するので、これを検出
できる。
保留はクロックパルス障害を意味するので、これを検出
できる。
以上説明したように本発明は、主クロックパルスと従属
クロックパルスとを比較して位相差を検出し所定処理を
することにより、クロックパルスの異常・障害を検出す
るので、クロックパルスによる重要障害を極力防ぐこと
ができる効果がある。
クロックパルスとを比較して位相差を検出し所定処理を
することにより、クロックパルスの異常・障害を検出す
るので、クロックパルスによる重要障害を極力防ぐこと
ができる効果がある。
第１図は本発明の主要部の一実施例を示す回路図、第２
図は第１図の主要部の波形の一例と示すタイムチャート
である。 １・・・位相差検出手段、３・・・位相差出力保持手段
、３・・・Ｄ形フリップフロップ（Ｄ−ＦＦ）回路、４
・・・排他的論理和回路、５・・・インバータ（ＩＮＶ
）６・・・送りレジスタ（ＳＦＲ）。
図は第１図の主要部の波形の一例と示すタイムチャート
である。 １・・・位相差検出手段、３・・・位相差出力保持手段
、３・・・Ｄ形フリップフロップ（Ｄ−ＦＦ）回路、４
・・・排他的論理和回路、５・・・インバータ（ＩＮＶ
）６・・・送りレジスタ（ＳＦＲ）。
Claims (1)
- 多重化通信路による通信回線の同期用クロック回路にお
いて、主クロックパルスおよび従属クロックパルスを入
力して相互間の位相差を検出出力する位相差検出手段と
、この位相差検出手段の出力を一時保留する位相差出力
保持手段とを有することを特徴とする同期用クロック回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238025A JPH0399540A (ja) | 1989-09-12 | 1989-09-12 | 同期用クロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238025A JPH0399540A (ja) | 1989-09-12 | 1989-09-12 | 同期用クロック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399540A true JPH0399540A (ja) | 1991-04-24 |
Family
ID=17024047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238025A Pending JPH0399540A (ja) | 1989-09-12 | 1989-09-12 | 同期用クロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796272A (en) * | 1995-05-31 | 1998-08-18 | Nec Corporation | Frequency deviation detection circuit |
-
1989
- 1989-09-12 JP JP1238025A patent/JPH0399540A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796272A (en) * | 1995-05-31 | 1998-08-18 | Nec Corporation | Frequency deviation detection circuit |
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