JPH03132861A - マルチプロセッサ・システムの再構成制御方式 - Google Patents
マルチプロセッサ・システムの再構成制御方式Info
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- JPH03132861A JPH03132861A JP1270238A JP27023889A JPH03132861A JP H03132861 A JPH03132861 A JP H03132861A JP 1270238 A JP1270238 A JP 1270238A JP 27023889 A JP27023889 A JP 27023889A JP H03132861 A JPH03132861 A JP H03132861A
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- processor
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- processors
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- reconfiguration control
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- 238000000034 method Methods 0.000 claims description 18
- 239000002699 waste material Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 241000282887 Suidae Species 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
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- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数個の要素プロセッサを２次元格子状（
メツシュ構造）に結合して、高度の並列処理を実現する
マルチプロセッサ・システムに係り、ある要素プロセッ
サに障害が生じた場合のシステムの再構成制御方式に関
するものである。
メツシュ構造）に結合して、高度の並列処理を実現する
マルチプロセッサ・システムに係り、ある要素プロセッ
サに障害が生じた場合のシステムの再構成制御方式に関
するものである。
大量のデータを並列に処理することが必要な情報処理の
分野において、複数個の要素プロセッサを２次元格子状
に結合し、各要素プロセッサに処理を分散させることに
より高速に処理を実行するマルチプロセッサ・システム
がある。
分野において、複数個の要素プロセッサを２次元格子状
に結合し、各要素プロセッサに処理を分散させることに
より高速に処理を実行するマルチプロセッサ・システム
がある。
第４図は、上記のマルチプロセッサ・システムの概略構
成を示したもので、４１は要素プロセッサを制御しシス
テムを管理するフロントエンド・プロセッサ（以下Ｆ
Ｅ Ｐ ： Ｆｒｏｎｔ Ｅｎｄ Ｐｒｏｃｅｓｓｏｒ
）、４２は要素プロセッサ（以下ｐ ＩＦ、 ： ｐｒ
ｏｃｅｓｓｉｎｇＥｌｅｍｅｎｔ）である。
成を示したもので、４１は要素プロセッサを制御しシス
テムを管理するフロントエンド・プロセッサ（以下Ｆ
Ｅ Ｐ ： Ｆｒｏｎｔ Ｅｎｄ Ｐｒｏｃｅｓｓｏｒ
）、４２は要素プロセッサ（以下ｐ ＩＦ、 ： ｐｒ
ｏｃｅｓｓｉｎｇＥｌｅｍｅｎｔ）である。
ＦＥＰ４１は、制御信号線４３とデータ線４４とで各Ｐ
Ｅ４２と接続され、制御信号線４３で各ＰＥ４２を制御
し、データ線４４で必要によりプログラムやデータを送
受する。各ＰＥ４２は、演算などを実行する演算処理部
、各ＰＥ４２間のデータ転送を行う接続ネットワーク制
御部、プログラムやデータを格納するメモリ部、及びＦ
ＥＰ４１とのインタフェース部を有している。
Ｅ４２と接続され、制御信号線４３で各ＰＥ４２を制御
し、データ線４４で必要によりプログラムやデータを送
受する。各ＰＥ４２は、演算などを実行する演算処理部
、各ＰＥ４２間のデータ転送を行う接続ネットワーク制
御部、プログラムやデータを格納するメモリ部、及びＦ
ＥＰ４１とのインタフェース部を有している。
次に動作について説明する。
主な処理の流れは、まずＦＥＰ４１は各ＰＥ４２に対し
てプログラムを初期設定し、その後各ＰＥ４２に対して
実行開始を指示する。この実行指示を受けて、各ＰＥ４
２はメモリ部から命令を読み出して演算などを実行する
。また、ＦＥＰ４１はＰＥ４２間の転送によって処理に
必要なブタを送受する。ＰＥ４２は処理を終了するとそ
の旨をＦＥＰ４１に報告する。ＦＥＰ４１は各ＰＥ４２
からの報告後、処理結果を受は取って編集を行う。また
、必要に応じて編集した結果をＰＥ４２に送り、再度処
理を開始させる。
てプログラムを初期設定し、その後各ＰＥ４２に対して
実行開始を指示する。この実行指示を受けて、各ＰＥ４
２はメモリ部から命令を読み出して演算などを実行する
。また、ＦＥＰ４１はＰＥ４２間の転送によって処理に
必要なブタを送受する。ＰＥ４２は処理を終了するとそ
の旨をＦＥＰ４１に報告する。ＦＥＰ４１は各ＰＥ４２
からの報告後、処理結果を受は取って編集を行う。また
、必要に応じて編集した結果をＰＥ４２に送り、再度処
理を開始させる。
従来のマルチプロセッサ・システムにおいては、処理の
実行中に要素プロセッサに障害が生じた場合、システム
を停止状態にして障害の生じた要素プロセッサを手動で
正常なものと交換し再度実行を行うか、またはシステム
全体を二重化しておき、障害が生じた場合、予備のシス
テムに自動的に切換え、再度実行を行う方法がとられて
いた。しかし、前者は手動操作を伴うため回復に時間が
かかり、後者はシステムの二重化のためハードウェア的
に無駄が多いという問題点があった。
実行中に要素プロセッサに障害が生じた場合、システム
を停止状態にして障害の生じた要素プロセッサを手動で
正常なものと交換し再度実行を行うか、またはシステム
全体を二重化しておき、障害が生じた場合、予備のシス
テムに自動的に切換え、再度実行を行う方法がとられて
いた。しかし、前者は手動操作を伴うため回復に時間が
かかり、後者はシステムの二重化のためハードウェア的
に無駄が多いという問題点があった。
そこで、上記のような問題点を解決するために、特開昭
６２−２７４４５４号公報又は特開昭６１−２０１３６
５号公報開示の如く、障害が発生した要素プロセッサを
含む列又は行の要素プロセッサ群を、予備のプロセッサ
群と切換えるようにしたものが提案されているが、この
ような手法によれば、障害が発生しない正常な要素プロ
セッサも他のプロセッサと切換えられて無駄が生じ、し
かも複数個所の要素プロセッサの障害に対処するために
は複数個の予備のプロセッサ群が必要となり、したがっ
てハードウェアの規模が大きくなり、やはりこの場合も
ハードウェア的に無駄が多いという問題点が生ずる。
６２−２７４４５４号公報又は特開昭６１−２０１３６
５号公報開示の如く、障害が発生した要素プロセッサを
含む列又は行の要素プロセッサ群を、予備のプロセッサ
群と切換えるようにしたものが提案されているが、この
ような手法によれば、障害が発生しない正常な要素プロ
セッサも他のプロセッサと切換えられて無駄が生じ、し
かも複数個所の要素プロセッサの障害に対処するために
は複数個の予備のプロセッサ群が必要となり、したがっ
てハードウェアの規模が大きくなり、やはりこの場合も
ハードウェア的に無駄が多いという問題点が生ずる。
この発明は、大規模なマルチプロセッサ・システムにお
いて、上記のような問題点を解決するためになされたも
ので、要素プロセッサに障害が発生した場合、自動的に
短時間でシステムを再構成できるとともに、且つハード
ウェア的にも無駄の少ない方法で再構成制御を実現する
ことができるマルチプロセッサ・システムの再構成制御
方式を得ることを目的とする。
いて、上記のような問題点を解決するためになされたも
ので、要素プロセッサに障害が発生した場合、自動的に
短時間でシステムを再構成できるとともに、且つハード
ウェア的にも無駄の少ない方法で再構成制御を実現する
ことができるマルチプロセッサ・システムの再構成制御
方式を得ることを目的とする。
この発明に係る再構成制御方式においては、複数個の要
素プロセッサ１２を幾つかの要素プロセッサ１２毎にブ
ロック化し、各ブロック１５毎に対応して予備プロセッ
サ１７と再構成制御装置１６とを設け、ある要素プロセ
ッサ１８に障害が発生した時、その要素プロセッサ１８
が属するブロック１５に対応した再構成制御装置１６は
その要素プロセッサ１８からの障害報告を受けると、そ
の要素プロセッサ１８に代わり同じブロック１５内の予
備プロセッサ１７に切り換え、システムを再構成するも
のである。
素プロセッサ１２を幾つかの要素プロセッサ１２毎にブ
ロック化し、各ブロック１５毎に対応して予備プロセッ
サ１７と再構成制御装置１６とを設け、ある要素プロセ
ッサ１８に障害が発生した時、その要素プロセッサ１８
が属するブロック１５に対応した再構成制御装置１６は
その要素プロセッサ１８からの障害報告を受けると、そ
の要素プロセッサ１８に代わり同じブロック１５内の予
備プロセッサ１７に切り換え、システムを再構成するも
のである。
ある要素プロセッサ１８に障害が発生した時、その要素
プロセッサ１８からの障害報告が対応する再構成制御装
置１６に与えられ、これによりその再構成制御装置１６
はその要素プロセッサ１８に代わり同じブロック１５内
の予備プロセッサ１７に切り換えられ、システムが再構
成される。
プロセッサ１８からの障害報告が対応する再構成制御装
置１６に与えられ、これによりその再構成制御装置１６
はその要素プロセッサ１８に代わり同じブロック１５内
の予備プロセッサ１７に切り換えられ、システムが再構
成される。
以下、この発明の一実施例を図について説明する。第１
図は数百〜数千台規模のマルチプロセッサ・システムに
関する再構成制御方式の実施例であり、１１は要素プロ
セッサを制御しシステムを管理するフロントエンド・プ
ロセッサ（以下ＦＥＰ）、１２は要素プロセッサ（以下
ＰＦ、）である。
図は数百〜数千台規模のマルチプロセッサ・システムに
関する再構成制御方式の実施例であり、１１は要素プロ
セッサを制御しシステムを管理するフロントエンド・プ
ロセッサ（以下ＦＥＰ）、１２は要素プロセッサ（以下
ＰＦ、）である。
ＦＥＰＩＩは制御信号線１３とデータ線１４とで各ＰＥ
１２と接続され、制御信号線１３で各ＰＥ工２を制御し
、データ線工４で必要によりプログラムやデータを送受
する。各ＰＥ１２は演算などを実行する演算処理部、各
ＰＥ１２間のデータ転送を行う接続ネットワーク制御部
、プログラムやデータを格納するメモリ部、及びＦＥＰ
ＩＩとのインタフェース部を有している。１５は複数個
のＰＥ１２をＸ個のＰＥで分割しグループ化した１まと
まりのブロックである。この実施例の場合はｘ＝８のＰ
Ｅを１ブロツクとしているが、通常は実装規模単位で１
ブロツク当たりのＰＥ数を決定する。即ち、１ユニツト
にＸ個のＰＲを収納するのであれば、Ｘ個のＰＥを１ブ
ロツクとすればよい。ブロック１５はｘ＝８のＰＥ１２
、再構成制御装置１６、及び予備の要素プロセッサ（以
下Ｓ Ｐ Ｅ ： ５ｐａｒｅ Ｐｒｏｃｅｓｓｉｎｇ
Ｅｌｅｍｅｎｔ） １７より構成されている。１８は
障害が発生したＰＥを示す。
１２と接続され、制御信号線１３で各ＰＥ工２を制御し
、データ線工４で必要によりプログラムやデータを送受
する。各ＰＥ１２は演算などを実行する演算処理部、各
ＰＥ１２間のデータ転送を行う接続ネットワーク制御部
、プログラムやデータを格納するメモリ部、及びＦＥＰ
ＩＩとのインタフェース部を有している。１５は複数個
のＰＥ１２をＸ個のＰＥで分割しグループ化した１まと
まりのブロックである。この実施例の場合はｘ＝８のＰ
Ｅを１ブロツクとしているが、通常は実装規模単位で１
ブロツク当たりのＰＥ数を決定する。即ち、１ユニツト
にＸ個のＰＲを収納するのであれば、Ｘ個のＰＥを１ブ
ロツクとすればよい。ブロック１５はｘ＝８のＰＥ１２
、再構成制御装置１６、及び予備の要素プロセッサ（以
下Ｓ Ｐ Ｅ ： ５ｐａｒｅ Ｐｒｏｃｅｓｓｉｎｇ
Ｅｌｅｍｅｎｔ） １７より構成されている。１８は
障害が発生したＰＥを示す。
第２図は、この実施例におけるブロック１５の詳細構成
例で、任意のブロックであるＢｌｏｃｋ（ｉ、ｊ）の再
構成制御装置１６は、障害箇所を表示する再構成制御テ
ーブル２２と、ＦＥＰＩＩに対して各Ｂｌｏｃｋ毎の再
構成制御の状況を報告するためのＦＥＰインタフェース
回路２３とを有している。
例で、任意のブロックであるＢｌｏｃｋ（ｉ、ｊ）の再
構成制御装置１６は、障害箇所を表示する再構成制御テ
ーブル２２と、ＦＥＰＩＩに対して各Ｂｌｏｃｋ毎の再
構成制御の状況を報告するためのＦＥＰインタフェース
回路２３とを有している。
Ｂｌｏｃｋ（ｉ、ｊ）内で障害が発生すると、再構成制
御装置１６はその障害報告を受け、障害ＰＥ１８を制御
しＢｌｏｃｋ（ｉ、ｊ）内の予備のＰＥである５ＰＥ１
７と切り換える。
御装置１６はその障害報告を受け、障害ＰＥ１８を制御
しＢｌｏｃｋ（ｉ、ｊ）内の予備のＰＥである５ＰＥ１
７と切り換える。
第３図は再構成制御の処理を示すフローチャトである。
即ち、各Ｂｌｏｃｋの再構成制御装置はＢｌｏｃｋ内の
各ＰＥからの障害報告の有無を常に監視しており（ステ
ップ３１）、障害報告を受信すると障害箇所を判別し障
害ＰＥを予備のＰＥであるＳＰＢと切り換える（ステッ
プ３２）。そして、ＦＥＰＩＩは障害発生のＢｌｏｃｋ
から再構成制御の状況報告を受信すると新ＰＥ（予備の
ＰＥ）へプログラムの再初期設定を行い（ステップ３３
）、再開始指示を送出する（ステップ３４）。
各ＰＥからの障害報告の有無を常に監視しており（ステ
ップ３１）、障害報告を受信すると障害箇所を判別し障
害ＰＥを予備のＰＥであるＳＰＢと切り換える（ステッ
プ３２）。そして、ＦＥＰＩＩは障害発生のＢｌｏｃｋ
から再構成制御の状況報告を受信すると新ＰＥ（予備の
ＰＥ）へプログラムの再初期設定を行い（ステップ３３
）、再開始指示を送出する（ステップ３４）。
以上、実施例では予備のＰＥであるＳＰＥを、Ｂｌｏｃ
ｋ毎に１台としているが、複数台のＳＰＥを設けること
により信頼度を高めることも可能である。また、実施例
では、２次元格子状の終端が開いているとしたが、格子
状の終端が閉じている場合、あるいは類似の３次元格子
状のネットワーク結合においても本発明の方式は適用で
きる。
ｋ毎に１台としているが、複数台のＳＰＥを設けること
により信頼度を高めることも可能である。また、実施例
では、２次元格子状の終端が開いているとしたが、格子
状の終端が閉じている場合、あるいは類似の３次元格子
状のネットワーク結合においても本発明の方式は適用で
きる。
以上のように本発明によれば、複数個の要素プロセッサ
をブロック化し、各ブロック毎に対応して予備プロセッ
サと再構成制御装置とを設け、ある要素プロセッサに障
害が発生した時、その要素プロセッサが属するブロック
に対応した再構成制御装置はその要素プロセッサからの
障害報告を受けると、その要素プロセッサに代わり同じ
ブロック内の予備プロセッサに切り換え、システムを再
構成するようにしたので、障害のある要素プロセッサは
同ブロック内の予備プロセッサに切換えられ、これによ
り従来例のように正常な要素プロセッサまでも切換えら
れる無駄がなくなり、しかもブロック毎に予備プロセッ
サが設けられるだけであり、したがって再構成によるソ
フトウェアへの影響も少なく、ハードウェアも大規模化
せず、比較的安価で実現でき、自動的に短時間で効率良
くシステムを再構成することができるという効果が得ら
れる。
をブロック化し、各ブロック毎に対応して予備プロセッ
サと再構成制御装置とを設け、ある要素プロセッサに障
害が発生した時、その要素プロセッサが属するブロック
に対応した再構成制御装置はその要素プロセッサからの
障害報告を受けると、その要素プロセッサに代わり同じ
ブロック内の予備プロセッサに切り換え、システムを再
構成するようにしたので、障害のある要素プロセッサは
同ブロック内の予備プロセッサに切換えられ、これによ
り従来例のように正常な要素プロセッサまでも切換えら
れる無駄がなくなり、しかもブロック毎に予備プロセッ
サが設けられるだけであり、したがって再構成によるソ
フトウェアへの影響も少なく、ハードウェアも大規模化
せず、比較的安価で実現でき、自動的に短時間で効率良
くシステムを再構成することができるという効果が得ら
れる。
第１図はこの発明の一実施例に係る再構成制御方式を用
いたマルチプロセッサ・システムの構成ブロック図、第
２図はこの実施例におけるブロックの構成図、第３図は
この実施例における再構成制御の処理を示すフローチャ
ート、第４図は従来のマルチプロセッサ・システムの構
成ブロック図である。 １１・・・フロントエンド・プロセッサ（ＦＥＰ）、１
２・・・要素プロセッサ（ＰＥ）、１５ブロツク（Ｂｌ
ｏｃｋ） 、１６・・・再構成制御装置、１７・・・予
備プロセッサ（Ｓ Ｐ Ｅ）、１８・・・障害の要素プ
ロセッサ。
いたマルチプロセッサ・システムの構成ブロック図、第
２図はこの実施例におけるブロックの構成図、第３図は
この実施例における再構成制御の処理を示すフローチャ
ート、第４図は従来のマルチプロセッサ・システムの構
成ブロック図である。 １１・・・フロントエンド・プロセッサ（ＦＥＰ）、１
２・・・要素プロセッサ（ＰＥ）、１５ブロツク（Ｂｌ
ｏｃｋ） 、１６・・・再構成制御装置、１７・・・予
備プロセッサ（Ｓ Ｐ Ｅ）、１８・・・障害の要素プ
ロセッサ。
Claims (1)
- 格子状に結合された複数個の要素プロセッサと、上記要
素プロセッサを制御しシステムを管理するフロントエン
ド・プロセッサとを備えたマルチプロセッサ・システム
において、上記複数個の要素プロセッサを幾つかの要素
プロセッサ毎にブロック化し、各ブロック毎に予備プロ
セッサと再構成制御装置とを設け、ある要素プロセッサ
に障害が発生した時、その要素プロセッサが属するブロ
ックに対応した再構成制御装置はその要素プロセッサか
らの障害報告を受けると、その要素プロセッサに代わり
同じブロック内の予備プロセッサに切り換え、システム
を再構成することを特徴とするマルチプロセッサ・シス
テムの再構成制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270238A JPH03132861A (ja) | 1989-10-19 | 1989-10-19 | マルチプロセッサ・システムの再構成制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270238A JPH03132861A (ja) | 1989-10-19 | 1989-10-19 | マルチプロセッサ・システムの再構成制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132861A true JPH03132861A (ja) | 1991-06-06 |
Family
ID=17483479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270238A Pending JPH03132861A (ja) | 1989-10-19 | 1989-10-19 | マルチプロセッサ・システムの再構成制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132861A (ja) |
Cited By (8)
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| GB2348978A (en) * | 1999-04-09 | 2000-10-18 | Pixelfusion Ltd | Parallel redundant data processing apparatus |
| JP2002541586A (ja) * | 1999-04-09 | 2002-12-03 | クリアスピード・テクノロジー・リミテッド | 並列データ処理装置 |
| JP2004532447A (ja) * | 2001-02-24 | 2004-10-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 動的再分割を介するスーパーコンピュータでのフォールト・トレランス |
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| US7526630B2 (en) | 1999-04-09 | 2009-04-28 | Clearspeed Technology, Plc | Parallel data processing apparatus |
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| US8713352B2 (en) | 2005-12-22 | 2014-04-29 | International Business Machines Corporation | Method, system and program for securing redundancy in parallel computing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217642A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の冗長構成方式 |
| JPH01217643A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の冗長構成方式 |
-
1989
- 1989-10-19 JP JP1270238A patent/JPH03132861A/ja active Pending
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| US5652833A (en) * | 1994-03-15 | 1997-07-29 | Hitachi, Ltd. | Method and apparatus for performing change-over control to processor groups by using rate of failed processors in a parallel computer |
| DE19509363C2 (de) * | 1994-03-15 | 1998-02-26 | Hitachi Ltd | Parallelprozessorsystem und Verfahren zum Umschalten zwischen Gruppen von Parallelprozessoren |
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