JPH03136174A - 演算制御回路 - Google Patents
演算制御回路Info
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- JPH03136174A JPH03136174A JP1276858A JP27685889A JPH03136174A JP H03136174 A JPH03136174 A JP H03136174A JP 1276858 A JP1276858 A JP 1276858A JP 27685889 A JP27685889 A JP 27685889A JP H03136174 A JPH03136174 A JP H03136174A
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- 230000009466 transformation Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、平面座標上の任意の矩形領域について与えら
れた点が、その矩形領域に含まれるが否かの判別を行な
い、かつその領域に含まれる場合にその矩形領域の座標
系に変換する演算制御回路に関する。
れた点が、その矩形領域に含まれるが否かの判別を行な
い、かつその領域に含まれる場合にその矩形領域の座標
系に変換する演算制御回路に関する。
従来、この種の演算制御は、ソフトウェア的手段により
演算しており、その結果によって所要の制御データを得
るようになっていた。例えば、マルチウィンドウ表示の
演算制御などがこれに該当する。
演算しており、その結果によって所要の制御データを得
るようになっていた。例えば、マルチウィンドウ表示の
演算制御などがこれに該当する。
上述した従来のソフトウェア的手段では、演算命令の実
行により、所要の制御データを得るので、対象とする矩
形領域の数が増加するに従って演算量も増加し、所定時
間内で所要の制御データを得ることが困難になってくる
という欠点がある。
行により、所要の制御データを得るので、対象とする矩
形領域の数が増加するに従って演算量も増加し、所定時
間内で所要の制御データを得ることが困難になってくる
という欠点がある。
本発明の目的は、このような欠点を除き、ハードウェア
的演算手段により所要の制御データを得るようにして、
所定時間内に制御ゲータが得られるようにした演算制御
回路を提供することにある。
的演算手段により所要の制御データを得るようにして、
所定時間内に制御ゲータが得られるようにした演算制御
回路を提供することにある。
〔課題を解決するための手段〕
本発明の演算制御回路の構成は、二次元座標平面内の任
意の矩形領域の対角する２つの頂点の座標データを格納
する４個のデータレジスタの組をＮ組と、前記各矩形領
域に対応する領域内データをそれぞれ格納Ｎ個のメモリ
・ブロックと、これらメモリブロックを指示するメモリ
・ブロック・アドレスをそれぞれ格納するＮ組のアドレ
スレジスタと、前記原座標平面内の与えられた任意の点
の座標データを保持するラッチ回路と、前記４個のデー
タレジスタの各矩形領域データと前記２個のラッチの点
座標データとからこの点がその矩形領域に属するか否を
それぞれ判定する判別信号およびその領域に属する場合
に原点と最も近い矩形の頂点を新たな原点とした矩形領
域の座標系による座標値に前記点の座標も変換しＮ組の
領域内座標データをそれぞれ生成するＮ個の領域判別回
路と、これらＮ個の領域判別信号を入力しこれら判別信
号が同時にアクティブとなった時これらの間に優先順位
を設けて優先度の高い判別信号をアクティブとして出力
する優先順位決定回路と、前記Ｎ組の座標変換データ出
力を入力してバスに接続すると共に前記優先順位決定回
路によりアクティブとなった領域の座標変換データを出
力する３ステートバッファ回路と、前記各レジスタ及び
各ラッチにデータをそれぞれ設定しかつ確認する手段と
を有することを特徴とする。
意の矩形領域の対角する２つの頂点の座標データを格納
する４個のデータレジスタの組をＮ組と、前記各矩形領
域に対応する領域内データをそれぞれ格納Ｎ個のメモリ
・ブロックと、これらメモリブロックを指示するメモリ
・ブロック・アドレスをそれぞれ格納するＮ組のアドレ
スレジスタと、前記原座標平面内の与えられた任意の点
の座標データを保持するラッチ回路と、前記４個のデー
タレジスタの各矩形領域データと前記２個のラッチの点
座標データとからこの点がその矩形領域に属するか否を
それぞれ判定する判別信号およびその領域に属する場合
に原点と最も近い矩形の頂点を新たな原点とした矩形領
域の座標系による座標値に前記点の座標も変換しＮ組の
領域内座標データをそれぞれ生成するＮ個の領域判別回
路と、これらＮ個の領域判別信号を入力しこれら判別信
号が同時にアクティブとなった時これらの間に優先順位
を設けて優先度の高い判別信号をアクティブとして出力
する優先順位決定回路と、前記Ｎ組の座標変換データ出
力を入力してバスに接続すると共に前記優先順位決定回
路によりアクティブとなった領域の座標変換データを出
力する３ステートバッファ回路と、前記各レジスタ及び
各ラッチにデータをそれぞれ設定しかつ確認する手段と
を有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示したブロック図である。
本実施例は、矩形領域指定レジスタ１０〜１（Ｎ−１＞
、領域判定回路２０〜２（Ｎ１）、３ステートバッファ
回路３０〜３（Ｎ＋１）、優先順位決定回路４．メモリ
バンクのアドレス格納レジスタ５およびＸ、Ｙラッチ６
０゜６１から構成される。矩形領域指定レジスタ１０〜
１ （Ｎ−１）は、Ｘ−Ｙ座標平面上の任意のＮ個の矩
形領域を指定する対角する頂点の座標データＰＸ（ｉ）
、ＰＹ（ｉ）、ＱＸ（ｉ）、ＱＹ（ｉ）を格納するＮ組
のレジスタバンク（Ｗ（０）〜Ｗ（Ｎ−１））であり、
ラッチ６０．６１は同じ座標平面上の任意の点Ｒの座標
データくＸ。
、領域判定回路２０〜２（Ｎ１）、３ステートバッファ
回路３０〜３（Ｎ＋１）、優先順位決定回路４．メモリ
バンクのアドレス格納レジスタ５およびＸ、Ｙラッチ６
０゜６１から構成される。矩形領域指定レジスタ１０〜
１ （Ｎ−１）は、Ｘ−Ｙ座標平面上の任意のＮ個の矩
形領域を指定する対角する頂点の座標データＰＸ（ｉ）
、ＰＹ（ｉ）、ＱＸ（ｉ）、ＱＹ（ｉ）を格納するＮ組
のレジスタバンク（Ｗ（０）〜Ｗ（Ｎ−１））であり、
ラッチ６０．６１は同じ座標平面上の任意の点Ｒの座標
データくＸ。
Ｙ）を保持する。また、領域判別回路２０〜２（Ｎ−１
）は、各矩形領域毎に与えられた点Ｒが矩形領域に属す
るか否かを判別し、属する場合にはその矩形のＸ、−Ｙ
座標平面の原点に最も近い頂点を新たな原点とする矩形
領域座標系に点Ｒの座標データを変換し、これらの判別
信号及び変換座標データ（ＷＸ、ＷＹ）ｉを生成する。
）は、各矩形領域毎に与えられた点Ｒが矩形領域に属す
るか否かを判別し、属する場合にはその矩形のＸ、−Ｙ
座標平面の原点に最も近い頂点を新たな原点とする矩形
領域座標系に点Ｒの座標データを変換し、これらの判別
信号及び変換座標データ（ＷＸ、ＷＹ）ｉを生成する。
優先順位決定回路４は、Ｎ個の判別信号を入力として、
例えば矩形領域に０から（Ｎ−１）までの番号を付与し
、入力の判別信号が同時にアクティブとなったときには
番号の若い方の矩形領域に対応する判別信号を優先して
アクティブとして矩形領域指示信号４０〜４（Ｎ−１）
を出力する。また、矩形領域の個数を拡張可能とするた
め、これら出力信号４０〜４（Ｎ−１＞を許可す一 る出力許可信号入力（ＩＮＴ＞４０１及び出力信号がす
べてノンアクティブであることを示す領域外信号（ＥＸ
Ｔ）４０２と接続される。また、領域判別回路２０〜２
（Ｎ−１＞の出力である変換座標データ出力は、各領域
毎に対応する優先順位決定回路４の出力を制御入力とし
た３ステートバッファ回路３０〜３（Ｎ−１）を介して
バス接続され、変換座標データ出力（ＷＸ、ＷＹ）３０
０としている。
例えば矩形領域に０から（Ｎ−１）までの番号を付与し
、入力の判別信号が同時にアクティブとなったときには
番号の若い方の矩形領域に対応する判別信号を優先して
アクティブとして矩形領域指示信号４０〜４（Ｎ−１）
を出力する。また、矩形領域の個数を拡張可能とするた
め、これら出力信号４０〜４（Ｎ−１＞を許可す一 る出力許可信号入力（ＩＮＴ＞４０１及び出力信号がす
べてノンアクティブであることを示す領域外信号（ＥＸ
Ｔ）４０２と接続される。また、領域判別回路２０〜２
（Ｎ−１＞の出力である変換座標データ出力は、各領域
毎に対応する優先順位決定回路４の出力を制御入力とし
た３ステートバッファ回路３０〜３（Ｎ−１）を介して
バス接続され、変換座標データ出力（ＷＸ、ＷＹ）３０
０としている。
また、アドレス格納レジスタ５は、各矩形領域に対応す
る矩形領域データを格納するメモリ・ブロックを指示す
る領域データ・メモリ・ブロック・アドレスＤ Ｐ Ａ
（０）〜ＤＰＡ （Ｎ−１）を各矩形領域に対応して
保持するレジスタで、出力信号４０〜４（Ｎ−１＞によ
り、該当する矩形領域の領域データ・メモリ・ブロック
・アドレスを格納したレジスタが選択され、そのブロッ
ク・アドレス・データ（ＤＰＳ）５０１を出力する。
る矩形領域データを格納するメモリ・ブロックを指示す
る領域データ・メモリ・ブロック・アドレスＤ Ｐ Ａ
（０）〜ＤＰＡ （Ｎ−１）を各矩形領域に対応して
保持するレジスタで、出力信号４０〜４（Ｎ−１＞によ
り、該当する矩形領域の領域データ・メモリ・ブロック
・アドレスを格納したレジスタが選択され、そのブロッ
ク・アドレス・データ（ＤＰＳ）５０１を出力する。
なお、これらレジスタ・バンク１０〜１（Ｎ１）、５及
びラッチ６０．６１に対して、データの書込み、読出し
の手段は別途備えているものとする。
びラッチ６０．６１に対して、データの書込み、読出し
の手段は別途備えているものとする。
第２図、第３図は第１図の領域判別回路２０〜２（Ｎ−
１）の−例を示している。
１）の−例を示している。
第２図はＸ座標軸のデータ処理部を示したもので、反転
回路６０４，６０５、全加算器及び零検出回路６０６，
６０７．３ステートバツフア６０８および論理回路から
構成される。また、６０１は第１図のＸラッチ６０の出
力Ｘ、６０２，６０３は矩形領域指定レジスタの出力Ｐ
Ｘ、ＱＸであり、これら出力ＰＸ、ＱＸは２の補正に変
換され、各々Ｘと全加算演算される。このため、反転回
路６０４，６０５により（２−１＞の補数にし、全加算
器のＬＳＢのキャリー人力に１を加える。これによりＸ
とＰＸ及びＱＸの２つの補数との加算が行なわれ、Ｘが
ＰＸあるいはＱＸ以上のときにはＭＳＢより桁上げが発
生することにより、Ｘ≧ＰＸあるいはＸ≧ＱＸの信号が
得られる。
回路６０４，６０５、全加算器及び零検出回路６０６，
６０７．３ステートバツフア６０８および論理回路から
構成される。また、６０１は第１図のＸラッチ６０の出
力Ｘ、６０２，６０３は矩形領域指定レジスタの出力Ｐ
Ｘ、ＱＸであり、これら出力ＰＸ、ＱＸは２の補正に変
換され、各々Ｘと全加算演算される。このため、反転回
路６０４，６０５により（２−１＞の補数にし、全加算
器のＬＳＢのキャリー人力に１を加える。これによりＸ
とＰＸ及びＱＸの２つの補数との加算が行なわれ、Ｘが
ＰＸあるいはＱＸ以上のときにはＭＳＢより桁上げが発
生することにより、Ｘ≧ＰＸあるいはＸ≧ＱＸの信号が
得られる。
ここで、ｘ＝ｐｘあるいはＸ＝ＱＸのとき、加算器の各
ビット出力はすべて０となるので、全ビットのＮＯＲを
とることにより、ｘ＝ｐｘあるいはＸ＝ＱＸの信号を得
る。ｘ ＜ｐｘあるいはＸ＜ＱＸの信号は、Ｘ≧ＰＸあ
るいはＸ≧ＱＸの信号を反転することで得られる。
ビット出力はすべて０となるので、全ビットのＮＯＲを
とることにより、ｘ＝ｐｘあるいはＸ＝ＱＸの信号を得
る。ｘ ＜ｐｘあるいはＸ＜ＱＸの信号は、Ｘ≧ＰＸあ
るいはＸ≧ＱＸの信号を反転することで得られる。
Ｘが領域（ＰＸ、ＱＸ）に属するか否かの判別信号は、
ｐｘ≦ＱＸの場合には、Ｘ＝ＱＸ、Ｘ＜ＱＸの信号の論
理和信号と、Ｘ≧ＰＸ信号との論理積信号と、ＰＸ≧Ｑ
Ｘの場合のｘ＝ｐｘとＸ（ＰＸの信号の論理和信号と、
Ｘ≧ＱＸ信号との論理積信号との２つの論理積信号の論
理和により出力６０９が得られる。
ｐｘ≦ＱＸの場合には、Ｘ＝ＱＸ、Ｘ＜ＱＸの信号の論
理和信号と、Ｘ≧ＰＸ信号との論理積信号と、ＰＸ≧Ｑ
Ｘの場合のｘ＝ｐｘとＸ（ＰＸの信号の論理和信号と、
Ｘ≧ＱＸ信号との論理積信号との２つの論理積信号の論
理和により出力６０９が得られる。
また、領域内への変換座標データは、ＰＸ≧ＱＸの場合
にはＱＸ側の加算器出力を、ｐｘ≦ＱＸの場合にはＰＸ
側の加算器出力を選択して出力するようにしたのが、３
ステートバッファ回路６０８及びその出力６１０である
。
にはＱＸ側の加算器出力を、ｐｘ≦ＱＸの場合にはＰＸ
側の加算器出力を選択して出力するようにしたのが、３
ステートバッファ回路６０８及びその出力６１０である
。
Ｙ座標軸データの処理も同様である。
第３図は第１図の矩形領域判別回路２０〜２（Ｎ−１）
の全体を示している。Ｘ軸頭域、Ｙ軸傾域の各判別回路
７０１，７０２は、第２図に示した回路であり、これら
回路７０１，７０２と３ステートバッファ回路７０３．
７０４とＡＮＤ回路から構成される。矩形領域判別信号
（ＷＳ（ｉ））２ｉ０は、第１図の優先順位決定回路４
への入力となる。同様に、優先順位決定回路４の出力Ｓ
ｉが与えられ、３ステート・バッファ回路７０３．７０
４は、第１図の３ステート・バッファ回路３０〜３（Ｎ
−１）を示している。
の全体を示している。Ｘ軸頭域、Ｙ軸傾域の各判別回路
７０１，７０２は、第２図に示した回路であり、これら
回路７０１，７０２と３ステートバッファ回路７０３．
７０４とＡＮＤ回路から構成される。矩形領域判別信号
（ＷＳ（ｉ））２ｉ０は、第１図の優先順位決定回路４
への入力となる。同様に、優先順位決定回路４の出力Ｓ
ｉが与えられ、３ステート・バッファ回路７０３．７０
４は、第１図の３ステート・バッファ回路３０〜３（Ｎ
−１）を示している。
第４図はＮ＝８の場合について第１図の優先順位決定回
路４を示したものであり、インバータ８０１〜８０８お
よびＡＮＤ回路８１１〜８１９から構成される。ここで
判別信号Ｗ Ｓ （０）〜ＷＳ（７）（２００〜２７０
）は、各矩形領域Ｗ（０）〜Ｗ（７）に対する領域判別
回路２０〜２（Ｎ−１）からの判別信号出力である。こ
の回路により、複数の判別信号Ｗ Ｓ （０）〜Ｗ Ｓ
（７）が同時に、アクティブになったときには、番号
の若いものを優先してアクティブとして矩形領域指示信
号Ｓ。
路４を示したものであり、インバータ８０１〜８０８お
よびＡＮＤ回路８１１〜８１９から構成される。ここで
判別信号Ｗ Ｓ （０）〜ＷＳ（７）（２００〜２７０
）は、各矩形領域Ｗ（０）〜Ｗ（７）に対する領域判別
回路２０〜２（Ｎ−１）からの判別信号出力である。こ
の回路により、複数の判別信号Ｗ Ｓ （０）〜Ｗ Ｓ
（７）が同時に、アクティブになったときには、番号
の若いものを優先してアクティブとして矩形領域指示信
号Ｓ。
〜Ｓ７ （４０〜４７）に出力する。また、信号 ０
４０１．４０２を使用することにより、対象矩形領域の
個数の拡張に対応が可能となる。
個数の拡張に対応が可能となる。
第５図は矩形領域データ格納メモリ・ブロックのメモリ
・ブロック・アドレス設定用レジスタ部を示したブロッ
ク図で、各矩形領域に対応するレジスタに、その矩形領
域データを格納しているメモリ・ブロックを指示するメ
モリ・ブロック・アドレスを設定し、優先順位決定回路
４の矩形領域指示信号により、対応するレジスタを選択
し、該矩形領域データ格納メモリ・ブロック・アドレス
を出力（５０１）するようにしている。そこで、メモリ
・ブロック・アドレス・デコーダ５０２は、出力５０１
を受け、メモリ・ブロック選択信号ＤＰＳＯ〜ＤＰＳ７
にデコードする。
・ブロック・アドレス設定用レジスタ部を示したブロッ
ク図で、各矩形領域に対応するレジスタに、その矩形領
域データを格納しているメモリ・ブロックを指示するメ
モリ・ブロック・アドレスを設定し、優先順位決定回路
４の矩形領域指示信号により、対応するレジスタを選択
し、該矩形領域データ格納メモリ・ブロック・アドレス
を出力（５０１）するようにしている。そこで、メモリ
・ブロック・アドレス・デコーダ５０２は、出力５０１
を受け、メモリ・ブロック選択信号ＤＰＳＯ〜ＤＰＳ７
にデコードする。
以上の構成により、矩形領域Ｗ （ｉ ）の点Ｒ（ＷＸ
、ＷＹ）に対応するデータを格納したメモリの完全なア
ドレスが得られ、所要のデータをアクセスすることがで
きる。
、ＷＹ）に対応するデータを格納したメモリの完全なア
ドレスが得られ、所要のデータをアクセスすることがで
きる。
本実施例は、ハードウェアの演算機能を主としたが、各
レジスタへのデータの設定をソフトウェアを用いて逐次
変更することにより、矩形領域の優先順位をダイナミッ
クに変更することができる。
レジスタへのデータの設定をソフトウェアを用いて逐次
変更することにより、矩形領域の優先順位をダイナミッ
クに変更することができる。
例えば、マルチウィンドウの演算制御において２つのウ
ィンドウ領域Ａ、、Ａ２について、最初にＷ（ｉ）、Ｄ
ＰＡ（ｉ）の各レジスタにＡ１の該当データを、Ｗ（Ｊ
）、ＤＰＡ（ｊ）の各レジスタにＡ２の該当データを格
納し、またＤＰＡ（ｉ）、ＤＰＡ＜ｊ＞に設定したメモ
リ・ブロック・アドレスで指定されるメモリ・ブロック
Ｂ １ ＋ ８２にウィンドウＡ Ｈ、Ａ ２への表示
データを各々格納する。このときウィンドウＡ、。
ィンドウ領域Ａ、、Ａ２について、最初にＷ（ｉ）、Ｄ
ＰＡ（ｉ）の各レジスタにＡ１の該当データを、Ｗ（Ｊ
）、ＤＰＡ（ｊ）の各レジスタにＡ２の該当データを格
納し、またＤＰＡ（ｉ）、ＤＰＡ＜ｊ＞に設定したメモ
リ・ブロック・アドレスで指定されるメモリ・ブロック
Ｂ １ ＋ ８２にウィンドウＡ Ｈ、Ａ ２への表示
データを各々格納する。このときウィンドウＡ、。
Ａ２の重なり合った領域があれば、表示データＡ１が優
先して選択される。（ここでｉ＜ｊとする）。
先して選択される。（ここでｉ＜ｊとする）。
次に、Ｗ（ｉ）、ＤＰＡ（ｉ）にＡ２の該当データを、
Ｗ（ｊ）、ＤＰＡ（ｊ）にＡ】の該当データを各々格納
し、Ｂ、、Ｂ２のデータはそのままにしておくと、デー
タＡ、、Ａ２が重なった領域では、今度は表示データＡ
２が優先して選択される。これによりＢ１．Ｂ２に格納
した表示データはそのままで、８個のデータを変更する
だけで、簡単にウィンドウの表示優先順位を変更できる
。また、Ｗ （ｉ ）の４つのレジスタへのデータを変
更するだけで、矩形領域の拡大、縮小、移動の制御が可
能となる。
Ｗ（ｊ）、ＤＰＡ（ｊ）にＡ】の該当データを各々格納
し、Ｂ、、Ｂ２のデータはそのままにしておくと、デー
タＡ、、Ａ２が重なった領域では、今度は表示データＡ
２が優先して選択される。これによりＢ１．Ｂ２に格納
した表示データはそのままで、８個のデータを変更する
だけで、簡単にウィンドウの表示優先順位を変更できる
。また、Ｗ （ｉ ）の４つのレジスタへのデータを変
更するだけで、矩形領域の拡大、縮小、移動の制御が可
能となる。
以上説明したように本発明は、座標平面上において任意
の矩形領域を設定し、この矩形領域に任意の点が属する
か否かの判別を行い、それが属する場合には、その点の
座標データを矩形領域の座標データに変換し、あるいは
矩形領域が複数の場合にはそれらに優先順位を設けて同
様の判別と座標変換を行う演算制御をハードウェア的手
段で実現することにより、この種の演算制御を利用する
システムのソフトウェアのオーバーヘッドを軽減できる
効果がある。
の矩形領域を設定し、この矩形領域に任意の点が属する
か否かの判別を行い、それが属する場合には、その点の
座標データを矩形領域の座標データに変換し、あるいは
矩形領域が複数の場合にはそれらに優先順位を設けて同
様の判別と座標変換を行う演算制御をハードウェア的手
段で実現することにより、この種の演算制御を利用する
システムのソフトウェアのオーバーヘッドを軽減できる
効果がある。
第１図は本発明の一実施例のブロック図、第２図及び第
３図は第１図の領域判別回路部２１の例を示すブロック
図、第４図は第１図の優先順位決定回路部４の一例のブ
ロック図、第５図は第１図の矩形領域データ・格納メモ
リ・ブロックのメモリ・ブロック・アドレス保持レジス
タ部のブロック図である。 １０〜１（１１−１＞・・・矩形領域指定レジスタ、２
０〜２ （Ｎ−１）、７０１，７０２・・・領域判別回
路、２００〜２（Ｎ−１）Ｏ・・・領域判別信号出力、
２０１〜２（Ｎ−１）１・・・領域内座標値変換出力、
３０〜３ （Ｎ−１）、６０８，７０３゜７０４・・・
３ステートバッファ回路、３００・・・最優先領域内座
標値出力、４・・・優先順位決定回路、４０〜４ （Ｎ
−１）、６０９・・・領域判別信号、４０１・・・出力
許可信号、４０２・・・領域外信号、５・・・領域内デ
ータ格納メモリ・バンク・アドレス格納レジスタ、５０
１・・・アドレス出力信号、５０２・・・アドレスデコ
ーダ、６０．６１・・・座標値ラッチ回路、６０１・・
・座標値入力信号、６０２．６０３・・・境界値データ
入力、６０４，６０５・・・反転口 ３− −１４＝ 路、 ６０６゜ ６０７・・・全加算器及び零検出回路、０ 。 ０ ５ 。 ０６・・・領域内座標値出力、 Ｓ （ ） ・・・アドレスデコード出力。
３図は第１図の領域判別回路部２１の例を示すブロック
図、第４図は第１図の優先順位決定回路部４の一例のブ
ロック図、第５図は第１図の矩形領域データ・格納メモ
リ・ブロックのメモリ・ブロック・アドレス保持レジス
タ部のブロック図である。 １０〜１（１１−１＞・・・矩形領域指定レジスタ、２
０〜２ （Ｎ−１）、７０１，７０２・・・領域判別回
路、２００〜２（Ｎ−１）Ｏ・・・領域判別信号出力、
２０１〜２（Ｎ−１）１・・・領域内座標値変換出力、
３０〜３ （Ｎ−１）、６０８，７０３゜７０４・・・
３ステートバッファ回路、３００・・・最優先領域内座
標値出力、４・・・優先順位決定回路、４０〜４ （Ｎ
−１）、６０９・・・領域判別信号、４０１・・・出力
許可信号、４０２・・・領域外信号、５・・・領域内デ
ータ格納メモリ・バンク・アドレス格納レジスタ、５０
１・・・アドレス出力信号、５０２・・・アドレスデコ
ーダ、６０．６１・・・座標値ラッチ回路、６０１・・
・座標値入力信号、６０２．６０３・・・境界値データ
入力、６０４，６０５・・・反転口 ３− −１４＝ 路、 ６０６゜ ６０７・・・全加算器及び零検出回路、０ 。 ０ ５ 。 ０６・・・領域内座標値出力、 Ｓ （ ） ・・・アドレスデコード出力。
Claims (2)
- （１）二次元座標平面内の任意の矩形領域の対角する２
つの頂点の座標データを格納する４個のデータレジスタ
の組をＮ組と、前記各矩形領域に対応する領域内データ
をそれぞれ格納Ｎ個のメモリ・ブロックと、これらメモ
リブロックを指示するメモリ・ブロック・アドレスをそ
れぞれ格納するＮ組のアドレスレジスタと、前記原座標
平面内の与えられた任意の点の座標データを保持するラ
ッチ回路と、前記４個のデータレジスタの各矩形領域デ
ータと前記２個のラッチの点座標データとからこの点が
その矩形領域に属するか否をそれぞれ判定する判別信号
およびその領域に属する場合に原点と最も近い矩形の頂
点を新たな原点とした矩形領域の座標系による座標値に
前記点の座標も変換しＮ組の領域内座標データをそれぞ
れ生成するＮ個の領域判別回路と、これらＮ個の領域判
別信号を入力しこれら判別信号が同時にアクティブとな
った時これらの間に優先順位を設けて優先度の高い判別
信号をアクティブとして出力する優先順位決定回路と、
前記Ｎ組の座標変換データ出力を入力してバスに接続す
ると共に前記優先順位決定回路によりアクティブとなっ
た領域の座標変換データを出力する３ステートバッファ
回路と、前記各レジスタ及び各ラッチにデータをそれぞ
れ設定しかつ確認する手段とを有することを特徴とする
演算制御回路。 - （２）優先順位決定回路が、全出力に対する出力許可信
号を入力すると共に、該当領域がないことを示す領域外
信号を出力するものである請求項（１）記載の演算制御
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276858A JP2874221B2 (ja) | 1989-10-23 | 1989-10-23 | 演算制御回路 |
| US07/575,540 US5261028A (en) | 1989-08-30 | 1990-08-30 | Circuit for discriminating a given point within a predetermined area defined by two boundary values |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276858A JP2874221B2 (ja) | 1989-10-23 | 1989-10-23 | 演算制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136174A true JPH03136174A (ja) | 1991-06-10 |
| JP2874221B2 JP2874221B2 (ja) | 1999-03-24 |
Family
ID=17575393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276858A Expired - Lifetime JP2874221B2 (ja) | 1989-08-30 | 1989-10-23 | 演算制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874221B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2915462A1 (en) | 2014-03-04 | 2015-09-09 | Thermos L.L.C. | Lid for beverage container |
-
1989
- 1989-10-23 JP JP1276858A patent/JP2874221B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2915462A1 (en) | 2014-03-04 | 2015-09-09 | Thermos L.L.C. | Lid for beverage container |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874221B2 (ja) | 1999-03-24 |
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