JPH03137775A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置に関し、例えば、ホストコンピュ
ータやワードプロセッサ等から出力されるテキストデー
タやイメージデータをビットマツプの画像出力データに
変換して、プリンタやＣＲＴデイスプレィ等の出力装置
へ出力する画像処理装置に関するものである。

［従来の技術］ 従来、レーザビームプリンタ等の出力装置で印字すると
きのビットマツプ画像データを形成する画像処理装置（
コントローラ部）は、第１１図に示すように、ホストコ
ンピュータやワードプロセッサ等から出力されて（るベ
ージ記述言語等によって、テキストやイメージ等のデー
タを入力インターフェースコントローラ１０４を通して
ワークメモリ１０２に格納する。この後に、ＣＰＵ１０
０は、ＲＯＭ　ｌ　０１の制ｉ卸プログラムやフォント
データによって、ワークメモリ１０２に格されたデータ
から印字すべきビットマツプデータへの展開を行う。そ
の展開は画像メモリ１０３で行われる。ワークメモリ１
０２内のすべてのデータがＣＰＵ１００によってビット
マツプデータに展開された後には、出力インターフェー
スコントローラ１０５が画像メモリ１０３内のビットマ
ツプデータを逐次読み出し、画像クロックに同期させて
そのデータを出力することによって、出力装置でのプリ
ントが行われる。

上記のようなコントローラ部は、もともとホストコンピ
ュータ等から出力されてくるデータと出力装置へ出力す
べきビットマツプデータの各タイプが２値データのみを
取り扱うか、あるいは、多値データを取り扱うものかに
区別して設計されていた。前者の場合、画像メモリ１０
３は１ドツトが１ビツトであるように格納され、例えば
、Ａ４紙サイズで画像度が３００ｄｐｉである場合には
、約１Ｍバイトのメモリを必要とし、また、出力インタ
ーフェースコントローラ１０５から出力されるデータの
転送は画像クロックラインとデータラインとの２本のラ
インによる構成である。後者の場合は、２５６階調の多
値データとした場合、メモリ容量が前者の８倍（約８Ｍ
バイト）と大容量であって、出力インターフェースコン
トローラ１０５から出力されるデータ転送は画像クロッ
クラインと８本のデータラインとからなる９本のライン
による構成である。また、多値データでテキストデータ
のような２値データを取り扱う場合、白データを０ＯＨ
ＥＸ　　（ＨＥＸ　：　ｌ　６進表現）で、黒データな
ＦＦ、□８で表現している。

［発明が解決しようとしている課題］ しかしながら、上記従来例でのコントローラ部では、ホ
ストコンピュータ側から出力されてくるデータが、２値
デークと多値データとの混在であれば、後者の多値デー
タを扱う方を選択すべきである。この場合、大容量のメ
モリが必要となり、コントローラ部のコストが格段に上
がってしまうという欠点がある。また、画像メモリ１０
３が１ドツトを１バイト単位で格納する構成であるため
、２値データのみがホストコンピュータ側に出力されて
くる場合には、メモリへの格納方式の効率が悪くなり、
かつ、ＣＰＵ１００と画像メモリ１０３とのデータ転送
がドツト単位に行われると共に、ビット型／ベイト型の
データ変換が必要となるために、高速なデータ転送を行
うことができないという欠点が生じる。

本発明は上述した従来例の欠点に鑑みてなされたもので
あり、その目的とするところは、メモリを効率的に利用
し、ＣＰＵと画像メモリとの間でデータ転送を高速に行
うことができる画像処理装置を提供する点にある。

［課題を解決するための手段］ 上述した課題を解決し、目的を達成するため、本発明に
係わる画像処理装置は２値画像と多値画像とを混在させ
た画像の出力データを形成し、後段の出力装置に出力す
る画像処理装置において、２値画像データと多値画像デ
ータとを入力する入力手段と、該入力手段で入力された
２種類の画像データを識別するための識別情報を生成す
る生成手段と、該生成手段で生成された識別情報に基づ
いて前記入力手段で入力された２種類の画像データを別
々に記憶する記憶手段と、該記憶手段で記・境された２
種類の画像データに基づいて１ページ分の出力データを
出力する出力手段とを備えることを特徴とする。

［作用］ かかる構成によれば、入力手段は２値画像データと多値
画像データとを入力し、生成手段は入力手段で入力され
た２種類の画像データを識別するための識別情報を生成
し、記憶手段は生成手段で生成された識別情報に基づい
て入力手段で入力された２種類の画像データを別々に記
憶し、出力手段は記憶手段で記憶された２種類の画像デ
ータに基づいて１ページ分の出力データを出力する。

［実施例］ 以下添付図面を参照して、本発明に係わる好適な実施例
を詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。同図において、１はテキストやイメージのソースデ
ータあるいはプログラムからビットマツプの画像出力デ
ータを生成したり、ポストコンピュータやプリンタエン
ジン等の出力装置との通信制御を統括的に行うＣＰＵを
示している。２はＣＰＵ１の制御プログラムや文字フォ
ントを格納するＲ　ＯＭ　２　ａやテキストやイメージ
等のソースデータを格納するＲＡＭ２ｂがら構成される
システムメモリを示している。３．４はそれぞれ２値デ
ータ（ページメモリである）或は多値データを格納する
画像メモリを示し、５は２値データと多値データによっ
て画像メモリ３，４のアクセス制御、かつプリント時に
おいて画像データの読み出しクロック（ＭＣＬＫ）がら
メモリアドレスを生成する画像メモリ制ｉ卸回路を示し
てぃる。６は多値データの印字（表示）位置データを記
憶するメモリを有し、プリント時においてＭＣＬＫをカ
ウントして画像メモリ制御回路５や出力装置へ多値デー
タ出力信号（ＧＲＡＹ）を出力する多値データ制御回路
、７は不図示の出力装置との通信を行うと共に、プリン
ト時に水平同期信号（Ｈ３ＹＮＣ）　、画像イネーブル
信号（■下）、ＭＣＬＫと画像クロック（ＶＣＬＫ）を
出力する出力インターフェースコントローラ、８は出力
すべき画像データが２値データである場合に多値データ
への変換を行うデータ変換回路をそれぞれ示している。

第２図は第１図における画像処理装置のメモリマツプ構
成を示した図である。同図において、メモリの下位アド
レスから順にシステムメモリ、多値データの位置情報テ
ーブル、２値データの画像メモリ（ページメモリ）、多
値データの画像メモリのように割り当てられている。

第３図は本実施例のＣＰＵ　１の動作を説明するフロー
チャートである。プリント処理の前段において、まずＣ
ＰＵ　ｌによってシステムメモリ２に格納されている制
御プログラムおよびフォントデータから出力すべきテキ
ストやイメージなどのビットマツプの画像データが逐次
生成される（ステップＳ１．ステップＳ２）。以降もＣ
ＰＵＩによる処理が続く。次に、画像メモリへ格納すべ
きデータが２値タイプであるか多値タイプであるかの判
別が行われる（ステップＳ３）。その判別の結果が多値
データの場合、格納すべきデータブロックの範囲指定（
同一ラインでのブロック開始座標と終了座標とを示す）
を記した情報テーブルが形成されているかどうかの判断
が行われる（ステップＳ４）。情報テーブルが形成され
ていないと判断されると、ブロック開始座標と終了座標
（以下では、開始座標をレフトデータ、終了座標をライ
トデータとする）とが多値データ制御回路６内のメモリ
へ格納されてｌブロックの情報テーブルが形成される（
ステップＳ５）。その後、格納すべきメモリアドレスへ
画像データが出力され、同時に、画像データのタイプを
示す多値／２値信号も出力される（ステップＳ６）。こ
の多値／２値信号は多値のとき“Ｈ”レベル、２値のと
き“Ｌｏ“レベルである。レーザプリンタ等においては
、ＣＰＵＩは上記動作（ステップ３．１〜ステツプＳ６
）を１ページ分出力できるまで繰り返し、ビットマツプ
の画像データの形成が完了、即ち、プリント可をステッ
プＳｔで判別する。プリント可の状態になった場合、Ｃ
ＰＵＩから画像メモリ制御回路５に対してＰＲＩＮＴ信
号が出力され、データバスの占有権が画像メモリ制御回
路５に移る（ステップＳ７）。その後、ＣＰＵ１では画
像メモリ制御回路５からプリント終了信号が受信される
と（ステップＳ８）、データバスの占有権が再び獲得さ
れ、一連の動作が終了する（ステップＳ９）。このよう
にして、処理は初期状態に戻る。

第４図は本実施例の画像メモリ制御回路５の構成を示す
ブロック図である。同図において、９はｃｐｕ　ｉと画
像メモリ制御回路５とのデータバスの占有を調停するバ
ス制御部を示し、ここではＣＦｕｌｌからのプリント信
号の出力によってバスリクエスト信号（ＢＲ）がセット
され、カウンタ部１１からのプリント終了信号（ＰＥＮ
Ｄ）によってＢＲがリセットされる。１０はＣＰＵＩか
らのアドレスバスの接続をバス占有信号（ＢＯＣ）によ
って制ｉ卸するアドレスセレクタを不している。

１１は出力インターフェースコントローラ７からのＭＣ
ＬＫによって２値データおよび多値データの画像メモリ
に対する格納アドレスを生成するためのカウンタ部を示
している。このカウンタ部１１は２値カウンタと多値カ
ウンタとから成り、ＣＰＵＩからのＢＯＣにより両カウ
ンタはイニシャライズされ、出力インターフェースコン
トローラ７からのＶＥによって一方の２値カウンタがカ
ウントレディ状態になり、多値データ制御回路６からの
ＧＲＡＭによって他方の多値カウンタがカウントレディ
状態になる。１２および１３はそれぞれ２値データと多
値データの格納アドレスを出力するアドレスバッファを
示している。ＣＰＵ　１から出力される多値／２値信号
、あるいは、多値データ制御回路６から出力される多値
データイネーブル信号（ＧＲＡＹ）が°“Ｈ”レベルの
場合には、アドレスバッファ１３がセレクトされ、この
状態では多値アドレスデータが有効になり、また、”Ｌ
”レベルの場合には、アドレスバッファ１２がセレクト
され、この状態では２値アドレスデータが有効になる。

１４はプリント時のメモリ制御信号をＭＣＬＫに同期し
て発生するタイミング信号発生部を示し、１５はＣＰＵ
　ｌとタイミング信号発生部１４とからのメモリ制御信
号をＢＣＯによってセレクトするセレクタを示している
。

また、５０はＣＰＵ　１から出力される多値／２値の信
号と多値データ制御回路６から出力されるＧＲＡＹとの
論理和をとるＯＲゲートを示し、このＯＲゲート１００
からの出力はアドレスバッファ１２．１３に送られる。

第５図は本実施例の画像メモリ制ｉ卸回路５の動作シー
ケンスを説明するフローチャートである。

画像メモリ制御回路５では、ｃｐｕ　ｉからのＰＲＩＮ
Ｔ信号の出力が監視され（ステップ５２１）、ＰＲＩＮ
Ｔ信号が出力されてなく且つＢＯＣがＯＮ状態の場合に
は、ＣＰＬＩ　１がデータバスを占有して、画像メモリ
３．４へのアクセスを行う（ステップ５２２）。また、
ＰＲＩＮＴ信号が出力（ＯＮ）されると、バス制御部９
はＢＲをセットすることによってＣＰＵＩに対してデー
タバスの占有要求が行われ（ステップ３２３）　、ＣＰ
Ｕ１はＢＲのセットによってＢＯＣをＯＦＦにセットす
る。このようにして、画像メモリ制御回路５にデータバ
スの占有が移され（ステップ５２４）、本処理はプリン
トレディ状態となる。その後、出力インターフェースコ
ントローラ７からのＶＥとＭＣＬＫさらに多値データ制
御回路６からのＧＲＡＹによって、画像メモリ３．４内
のデータが読み出される。

カウンタ部１１はＶＥがＯＮになることを確認すると、
２値力゛ウンタのカウント動作を可能な状態にセットし
くステップ５２５）、ＭＣＬＫパルスをカウントして、
カウント値をアドレスバス上に出力する（ステップ８２
６）。この場合、多値データ制御回路６から出力される
ＧＲＡＹの０Ｎ１０　Ｆ　Ｆにより多値カウンタのカウ
ント状態が決定され、さらにアドレスバッファ１２．１
３のどちらか一方がセレクトされる（ステップ５２７）
。ＧＲＡＹがＯＮの場合には（ステップ５２７）、多値
カウンタがカウントアツプされ（ステップ５２８）、ア
ドレスバッファ１３がセレクトされる。ところが、この
アドレスバッファ１３は入力の下位３ビツトを“Ｌ゛°
°状態ており、下位ビットから４ビツト目以上にカウン
タ部１１がらのアドレスデータな入力することによって
（カウンタ部１１の出力最下位ビットがアドレスカウン
タ１３の入力４ビツト目に対応する）、２値データアド
レスの８倍のサイズのアドレスデータ、すなわち、多値
アドレスデータが生成される（ステップ５２９）。同時
に、タイミング信号発生部１４で生成したメモリ制御信
号とが出力される（ステップ５３０）。また、ＧＲＡＹ
がＯＦＦの場合は（ステップ５２７）、多値カウンタは
カウントを停止しくステップＳ３１）　、アドレスバッ
ファ１２がセレクトされるが、カウンタ部１１からの下
位３ビツトを除いた（出力の下位３ビツトは゛Ｌ°°レ
ベルである）ときのカウント値が２値データのメモリア
ドレスとなって（ステップ５３２）、上記と同様にメモ
リ制御信号とともに出力される（ステップ５３３）。上
述した動作（ステップ３２６〜ステツプ５３３）はｖ下
がＯＮ状態である間繰り返され（ステップ５３４）、Ｖ
ＥがＯＦＦの場合にカウンタ部１１のＭＣＬＫのカウン
ト値が設定値に等しいかどうか判別され（ステップ５３
５）、その結果が「等しくない」の場合、上記ステップ
Ｓ２５〜ステツプＳ３４の動作が繰り返されるが、もし
上記結果が「等しい」の場合、カウンタ部１１はＰＥＮ
Ｄをセットすることによってバス制御部９にプリント動
作の終了を知らせ、バス制御部９はＢＲをリセットして
、データバスの占有権をＣＰＵ　１に移す（ステップ８
３６）。ＣＰＵ　１はＢＲがリセットされたことにより
ＢＯＣをＯＮにしてバスの占有権を再び獲得するが、Ｂ
ＯＣがＯＮになることによりカウンタ部１１がイニシャ
ライズされる。

第６図は本実施例の多値データ制御回路６の構成を示す
ブロック図である。同図において、１６はＣＰｔＪから
出力されるアドレスをデコードして後述の情報テーブル
１７のアドレスを生成するアドレスデコーダ、１７は多
値データブロックの範囲指定の情報、すなわち、レフト
データとライトデータとを格納する情報テーブル、１８
はＣＰＵ１からのＰＲＩＮＴの出力によってカウンタの
リセット信号（ＲＥＳＥＴ）、最初のレフトデータ、ラ
イトデータをそれぞれ列アドレスカウンタ２１．２２ヘ
ロードする信号（ＬＩＮＴ、ＲＩＮＴ）を出力するイニ
シャライズ信号発生部をそれぞれ示している。１９はプ
リント時において情報テーブル１７からのレフトデータ
およびライトデータを読み出すための制ｉ卸信号を発生
するタイミンク信号発生部を示し、２０は列アドレスカ
ウンタ２１．２２からの一致信号（ＬＥＱＵ、　　ＲＥ
ＱＵ）とイニシャライズ信号（ＬＩＮＩＴ、ＲＩＮＩＴ
）とをカウントして情報テーブル１７のアドレスを生成
するアドレスカウンタを示している。２１および２２は
ＶＥがＯＮの期間ＭＣＬＫをカウントし、予め設定した
値に等しくなると一致信号（ＬＥＱＵ、ＲＥＱＵ）を出
力するレフトデータおよびライトデータ用の列アドレス
カウンタを示している。２３は情報テーブル１７から読
み出されるレフトデータをＬＥＱＵまたはＬＩＮＴによ
って列アドレスカウンタ２１へ、ライトデータをＲＥＱ
ＵまたはＲＩＮＩＴによって列アドレスカウンタ２２ヘ
ロードするためのセレクタを示している。２４はＬＥＱ
Ｕと）ＩＳＹＮＣとによってＧＲＡＹをリセットするＪ
／にフリップフロッゾを示しでいる。また、５２は列ア
ドレスカウンタ２１．２２から出力されるＬＥＱＵ　　
ＲＥＱＵの論理和をとるＯＲゲート、５１はＯＲゲート
１０２の出力とイニシャライズ信号発生部１８から出力
されるＬＩＮＩＴ、ＲＩＮＩＴとの論理和をとるＯＲゲ
ートをそれぞれ示している。

第７図は２値データと多値データとが混在した場合のタ
イミングを示すタイミングチャートである。同図におい
て、画（象２００〜２０２を除く領域は２値データ、画
像２００〜２０２を示す斜線部分は多値データである。

第７図中の一点鎖線は特定の印字ラインを示しており、
１ページ中には３つの画像２００〜２０２、即ち、多値
データブロックが含まれる。まず、Ｈ３ＹＮＣによって
ＧＲＡＹがリセットされ、ＶＥがＯＮになった後で列ア
ドレスカウンタ２１．２２によって入力されるＭＣＬＫ
がカウントを開始する。ＧＲＡＹのタイミングに示され
る■の部分で列アドレスカウンタ２１のカウント値が設
定値（レフトデータ）と等しくなり、列アドレスカウン
タ２１はここでＬＥＱＵを出力することによりＧＲＡＹ
をセットすると共に、列アドレスカウンタ２１は次のレ
フトデータ（■の部分のデータ）をロードする。また、
■の部分で列アドレスカウンタ２２のカウント値が設定
値（ライトデータ）と等しくなり、列アドレスカウンタ
２２はここでＲＥＱＵを出力することよってＧＲＡＹを
リセットし、同時に列アドレスカウンタ２２は次のライ
トデータ（■の部分のデータ）をロードする。このよう
にして、■から■°１、■から■、■から■の各期間だ
け、すなわち、多値データブロックの部分だけＧＲＡＹ
がセットされる。

第８図は本実施例の多値データ制御回路６の動作を説明
するフローチャートである。まず最初にｃｐｕ　ｉによ
りビットマツプの画像データが形成されるが、データタ
イプが多値データの場合は、格納すべき多値データブロ
ックの範囲指定を示すレフトデータとライトデータとの
情報テーブル１７が生成され（ステップ５４０）、画像
データは画像メモリ４へ格納される。画像データの画像
メモリへの格納及び多値データの情報テーブルの形成の
後、イニシャライズ信号発生部１８はＣＰＵ１からのＰ
ＲＩＮＴの出力を監視しくステップ５４１）、その監視
中にＰＲＩＮＴが出力されると、ＲＥＳＥＴが出力され
てアドレスカウンタ２０及び列アドレスカウンタ２１．
２２がリセットされる（ステップ５４２）。その後に、
ＬＩＮＩＴが出力され、これによって、アドレスカウン
タは情報テーブル１７の最初のレフトデータを示すメモ
リアドレスを生成して出力し、ダイミンク信号発生部１
９ではメモリ読み出し制御信号を生成して出力すること
により、レフトデータが読み出される。このとき、セレ
クタ２３はＬＩＮＩＴでこのレフトデータを列アドレス
カウンタ２１へ出力する（ステップ８４３）。同様にし
て、ＲＩＮＩＴが出力されて、最初のライトデータが列
アドレスカウンタ２２へ出力される（ステップ５４４）
。その後に、プリント期間に入り、まず出力インターフ
ェースコントローラ７がらのＨ３ＹＮＣがＯＮとなるこ
とによって（ステップ５４５）、Ｊ／にフリップフロッ
プ２４のＱ出力であるＧＲＡＹがリセットされ（ステッ
プ８４６）、ＶＥがＯＮになると（ステップ５４７）、
列アドレスカウンタ２１および２２はＭＣＬＫをカウン
トする（ステップ５４８）。この後に、列アドレスカウ
ンタ２１のカウント値が設定値（レフトデータ）に等し
くなると、ＬＥＱＵが出力されてＧＲＡＹがセットされ
、同時に次のレフトデータがロードされる（ステップＳ
４９．ステップ５５０）。また、列アドレスカウンタ２
２はカウント値が設定値（ライトデータ）に等しくなる
とＲＥＱＵを出力してＧＲＡＹをリセットし、同時に次
のライトデータなロードする（ステップＳ５１゜ステッ
プ５５２）。列アドレスカウンタ２１および２２はＶＥ
がＯＮである期間だけ上記ステップＳ４８〜ステツプＳ
１２の動作を繰り返して行い、ＶＥがＯＦＦになること
によりカウント動作を停止する（ステップ５５３）。

第９図は本実施例のデータ変換回路８の構成を示すブロ
ック図である。同図において、２５はＭＣＬＫをカウン
トして画像メモリ３から読み出される２値データ（Ｄｏ
−Ｄ７）のうち、任意ビットのみを有効にするためのセ
レクト信号（ＳＯ〜Ｓ７）を出力するビットエンコーダ
を示し、このピットエンコーダ２５はＨＳＹＮＣにより
イニシャライズして、ＶＥがＯＮである期間中、ＭＣＬ
Ｋをカウントし、ＳＯ，ＳＬ・・・Ｓ７．Ｓｏ、ＳＬ、
Ｓ７．Ｓｏ、・・・の順にセレクト信号を出力する。２
６は上記セレクト信号からデータバス上の任意のビット
のみを有効にするセレクタを示し、２７はＧＲＡＹがＯ
ＦＦのとき（２値データの場合）に入力データを画像デ
ータバスに出力する２値データバツフアを示し、２８は
ＧＲＡＹがＯＮのとき（多値データの場合）にデータバ
ス上のデータを画像データバスに出力する多値データバ
ッファを示している。

以上説明したように、本実施例によれば、ホストコンピ
ュータ側から出力されたページ記述言語等で記述された
データから、ビットマツプデータへの生成過程において
、２値データと多値データを各々の画像メモリへ格納し
、特に多値データの場合は印字すべきデータのみを指定
して画像メモリへ格納しているので、メモリを効率的に
利用できてメモリサイズを縮小させることが可能であり
、かつ、２値データと多値データとを各々の画像メモリ
へ格納する際のデータ変換がＣＰＵ内で不要であるので
、ＣＰＵと画像メモリとの間でデータ転送を高速に行う
ことができる。

さて、上述した実施例では、データ変換回路８から１本
のバスで２値データと多値データをそれぞれ出力してい
たが、本発明はこれに限定されるものではなく、２値デ
ータバス（１ビツト）と多値データバス（８ビツト）を
それぞれ設けることによって、データの種類毎に出力バ
スを分けても良い。

第１Ｏ図はデータ変換回路の変形例の構成を示すブロッ
ク図である。

この変形例では、第１０図に示されるように、第９図で
記したセレクタ２６からの出力１ビツトを８ビツトに分
配して入力する２値データバツフア２７の替わりに、セ
レクタ２６の出力データをＧＲＡＹが“Ｌ”レベルのと
きにのみ出力する１個のバッファ５４で構成している。

このようにしても、前述した実施例と同様の効果を得る
ことは述べるまでもない。

さて、上述した実施例及び変形例では、不図示の出力装
置を表示装置或は記録装置としたが、本発明はこれに限
定されるものではなく、ファクシミリ等の通信装置に適
応させても良い。

［発明の効果］ 以上説明したように、本発明によれば、メモリを効率的
に利用できてメモリサイズを縮小させることが可能であ
り、かつ、ＣＰＵと画像メモリ間でのデータ転送を高速
に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図は第１図における画像処理装置のメモリマツプ構
成を示した図、 第３図は本実施例のＣＰＵ　１の動作を説明するフロー
チャート、 第４図は本実施例の画像メモリ制御回路５の構成を示す
ブロック図、 第５図は本実施例の画像メモリ制御回路５の動作シーケ
ンスを説明するフローチャート、第６図は本実施例の多
値データ制御回路６の構成を示すブロック図、 第７図は２値データと多値データとが混在した場合のタ
イミングを示すタイミングチャート、第８図は本実施例
の多値データ制御回路６の動作を説明するフローチャー
ト、 第９図は本実施例のデータ変換回路８の構成を示すブロ
ック図、 第１Ｏ図はデータ変換回路の変形例の構成を示すブロッ
ク図、 第１１図は従来の画像処理装置の構成を示すブロック図
である。 図中、１．ｔｏｏ・・・ＣＰＵ、２・・・システムメモ
ノ　、　　２ａ、　　　１０１　　・・・　ＲＯＭ、　
　　２ｂ、　　　１０２−・・　ＲＡＭ、３，４，１０
３・・・画像メモリ、５・・・画像メモリ制（和回路、
６・・・多値データ制ｉ卸回路、７・・・出力インター
フェースコントローラ、８・・・データ変換回路、９・
・・バス制御部、１０・・・アドレスセレクタ、１１・
・・カウンタ部、１２．１３・・・アドレスバッファ、
１４・・・タイミング信号発生部、１５，２３．２６・
・・セレクタ、１６・・・アドレスデコーダ、１７・・
・情報テーブル、１８・・・イニシャライズ信号発生部
、１９・・・タイミング信号発生部、２０・・・アドレ
スカウンタ、２１，２２・・・列アドレスカウンタ、２
４・・・Ｊ／にフリップフロップ、２５・・・ピットエ
ンコーダ、２７．２８・・・データバッファ、５０．５
１．５２・・・ＯＲゲート、５４・・・バッファ、１０
４・・・入力インターフェースコントローラ、１０５・
・・出力インターフェースコントローラである。

Claims (4)

【特許請求の範囲】
1. （１）２値画像と多値画像とを混在させた画像の出力デ
   ータを形成し、後段の出力装置に出力する画像処理装置
   において、 ２値画像データと多値画像データとを入力する入力手段
   と、 該入力手段で入力された２種類の画像データを識別する
   ための識別情報を生成する生成手段と、該生成手段で生
   成された識別情報に基づいて前記入力手段で入力された
   ２種類の画像データを別々に記憶する記憶手段と、 該記憶手段で記憶された２種類の画像データに基づいて
   １ページ分の出力データを出力する出力手段とを備える
   ことを特徴とする画像処理装置。
2. （２）前記出力手段は、前記出力データを出力するため
   の画像データラインを前記多値画像データの画素を構成
   するビット幅と同一本数で構成し、前記２値画像データ
   を出力するときに前記２値画像データの値に基づいて前
   記画像データラインのすべてのビットを０または１にし
   て出力するデータ変換手段と、前記出力装置へ前記出力
   データを出力する際に、前記出力データの種別を前記生
   成手段で生成された識別情報に基づいて指示する指示手
   段とを含むことを特徴とする請求項第１項記載の画像処
   理装置。
3. （３）前記出力手段は、前記出力データを出力するため
   の画像データラインを前記２値画像データと前記多値画
   像データとを別々に出力する２種類のデータラインを構
   成し、かつ、前記出力装置へ前記出力データを出力する
   際に、前記出力データの種別を前記生成手段で生成され
   た識別情報に基づいて指示する指示手段と含むことを特
   徴とする請求項第２項記載の画像処理装置。
4. （４）前記出力装置を記録装置または表示装置としたこ
   とを特徴とする請求項第１項記載の画像処理装置。