JPH05135162A - 画像処理装置 - Google Patents
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- JPH05135162A JPH05135162A JP3299265A JP29926591A JPH05135162A JP H05135162 A JPH05135162 A JP H05135162A JP 3299265 A JP3299265 A JP 3299265A JP 29926591 A JP29926591 A JP 29926591A JP H05135162 A JPH05135162 A JP H05135162A
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- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
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- G06K2215/0002—Handling the output data
- G06K2215/0005—Accepting output data; Preparing data for the controlling system
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- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
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- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
- G06K2215/0082—Architecture adapted for a particular function
- G06K2215/0094—Colour printing
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- Facsimile Image Signal Circuits (AREA)
- Dot-Matrix Printers And Others (AREA)
- Color Image Communication Systems (AREA)
- Record Information Processing For Printing (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】 本発明は２値画素データを所望とする多値画
素データに高速に変換する画像処理装置を提供しようと
するものである。 【構成】 本発明においては多値画素データを記憶する
メモリ１０２ａ〜１０２ｄが設けられている。そして、
２値／多値変換する以前に、変換後の各色成分の多値デ
ータを各々のメモリに対応する多値変換ユニット５内の
レジスタ２０２ａ、２０２ｂ，２０２ｃにセットする。
この後、２値画素データを４画素分設定すると、各々の
画素の２値データが“１”であるときには、対応する多
値変換ユニット５内のレジスタ２０２ａ，２０２ｂ，２
０２ｃからのデータを対応するメモリに書き込む。
素データに高速に変換する画像処理装置を提供しようと
するものである。 【構成】 本発明においては多値画素データを記憶する
メモリ１０２ａ〜１０２ｄが設けられている。そして、
２値／多値変換する以前に、変換後の各色成分の多値デ
ータを各々のメモリに対応する多値変換ユニット５内の
レジスタ２０２ａ、２０２ｂ，２０２ｃにセットする。
この後、２値画素データを４画素分設定すると、各々の
画素の２値データが“１”であるときには、対応する多
値変換ユニット５内のレジスタ２０２ａ，２０２ｂ，２
０２ｃからのデータを対応するメモリに書き込む。
Description
【０００１】
【産業上の利用分野】本発明は画像処理装置、詳しくは
入力した２値画素データを多値画素画像データに変換す
る画像処理装置に関するものである。
入力した２値画素データを多値画素画像データに変換す
る画像処理装置に関するものである。
【０００２】
【従来の技術】従来、ホストコンピュータ等から送られ
てくるカラーコードを含む文字情報を、内部メモリに多
値イメージとして展開し、然る後、２のイメージを読み
出して出力する多色印刷装置、例えばカラープリンタに
おいては、Ｙ（イエロー），Ｍ（マゼンタ），Ｃ（シア
ン）の３色の各色に対応したメモリを有しており、各色
の組合わせによって多色表示を可能にしている。
てくるカラーコードを含む文字情報を、内部メモリに多
値イメージとして展開し、然る後、２のイメージを読み
出して出力する多色印刷装置、例えばカラープリンタに
おいては、Ｙ（イエロー），Ｍ（マゼンタ），Ｃ（シア
ン）の３色の各色に対応したメモリを有しており、各色
の組合わせによって多色表示を可能にしている。
【０００３】
【発明が解決しようとしている課題】しかしながら、上
述のような従来例においては、装置内のＣＰＵ（中央演
算処理装置）は、表示又は記録すべき各色の画素に対し
て処理を繰り返し実行する為、処理速度が低下するとい
う欠点を有している。
述のような従来例においては、装置内のＣＰＵ（中央演
算処理装置）は、表示又は記録すべき各色の画素に対し
て処理を繰り返し実行する為、処理速度が低下するとい
う欠点を有している。
【０００４】特に、２値データを多色にて表示又は記録
する際、２値データの黒の部分に関しては、各色の画素
の多値データを更新し、白の部分に関しては既に書かれ
ているデータをそそのまま残すという処理が必要とな
る。
する際、２値データの黒の部分に関しては、各色の画素
の多値データを更新し、白の部分に関しては既に書かれ
ているデータをそそのまま残すという処理が必要とな
る。
【０００５】
【課題を解決するための手段】及び
【作用】本発明はかかる従来技術に鑑みなされたもので
あり、２値画素データを所望とする多値画素データに高
速に変換する画像処理装置を提供しようとするものであ
る。
あり、２値画素データを所望とする多値画素データに高
速に変換する画像処理装置を提供しようとするものであ
る。
【０００６】この課題を解決するため本発明の画像処理
装置は以下に示す構成を備える。すなわち、２値画素デ
ータを多値画素画像データに変換する画像処理装置にお
いて、第１〜第Ｎの２値画素データを設定する２値デー
タ設定手段と、前記第１〜第Ｎの２値画素データに対応
し、多値画素データを記憶するＮ個の記憶手段と、変換
後の多値データを設定するＮ個の多値データ設定手段
と、前記２値データ設定手段で設定された個々の２値デ
ータの状態に応じて、対応する記憶手段に前記多値デー
タ設定手段で設定された多値画素データを書き込むか否
かを制御する制御手段とを備え、前記制御手段は、前記
２値データ設定手段にＮ個の２値画素データが設定され
る度に制御動作する。
装置は以下に示す構成を備える。すなわち、２値画素デ
ータを多値画素画像データに変換する画像処理装置にお
いて、第１〜第Ｎの２値画素データを設定する２値デー
タ設定手段と、前記第１〜第Ｎの２値画素データに対応
し、多値画素データを記憶するＮ個の記憶手段と、変換
後の多値データを設定するＮ個の多値データ設定手段
と、前記２値データ設定手段で設定された個々の２値デ
ータの状態に応じて、対応する記憶手段に前記多値デー
タ設定手段で設定された多値画素データを書き込むか否
かを制御する制御手段とを備え、前記制御手段は、前記
２値データ設定手段にＮ個の２値画素データが設定され
る度に制御動作する。
【０００７】
【実施例】以下に、添付図面を参照して本発明の実施例
を詳細に説明する。尚、実施例では多色印刷装置を例に
して説明する。
を詳細に説明する。尚、実施例では多色印刷装置を例に
して説明する。
【０００８】図２は実施例における多色印刷装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【０００９】図示において、１００はＣＰＵ（中央演算
処理装置）で、本装置全体の制御を行う。１０３は主メ
モリであって、ＣＰＵ１００の制御プログラムが内蔵さ
れているＲＯＭ（リードオンリーメモリ）とワークエリ
アとして使用するＲＡＭ（ランダムアクセスメモリ）か
ら構成されている。１０２もＲＡＭで、各色毎の出力情
報を記憶する。１０１はメモリリード／ライト回路で、
ＲＡＭ１０２のリード／ライト制御を実行する。１０４
はデータ入力部で、文字情報などのデータを入力する。
１０５はデータ出力部でデータ入力部１０４から入力さ
れたデータの出力を行なう。このデータ出力部１０５に
はカラー画像を実際に記録するエンジン部である。
処理装置）で、本装置全体の制御を行う。１０３は主メ
モリであって、ＣＰＵ１００の制御プログラムが内蔵さ
れているＲＯＭ（リードオンリーメモリ）とワークエリ
アとして使用するＲＡＭ（ランダムアクセスメモリ）か
ら構成されている。１０２もＲＡＭで、各色毎の出力情
報を記憶する。１０１はメモリリード／ライト回路で、
ＲＡＭ１０２のリード／ライト制御を実行する。１０４
はデータ入力部で、文字情報などのデータを入力する。
１０５はデータ出力部でデータ入力部１０４から入力さ
れたデータの出力を行なう。このデータ出力部１０５に
はカラー画像を実際に記録するエンジン部である。
【００１０】上記構成において、実施例の動作概要を簡
単に説明すると、以下の通りである。
単に説明すると、以下の通りである。
【００１１】ＣＰＵ１００はホストコンピュータからの
制御データ中ある特定のコマンド、もしくは不図示の操
作パネルからの指示に基づいて、文字等の２値画像をど
のような色で記録するかの指示を受ける。この指定され
た色に対応する各色成分のデータ（各色成分につき８ビ
ットが割り当てる）をレジスタにセットする。そして、
２値データ中のビット状態が“１”の画素については、
先にセットした各色成分毎に８ビットの階調データを発
生させ、ＲＡＭ１０２に格納する。ビット状態が“０”
の画素については、ＲＡＭ１０２内に書き込まれていた
データを更新しない。但し、この２値／多値変換処理は
１画素毎に行うのではなく、４画素単に処理する。以
下、この処理を実現させる処理内容を順次説明する。
制御データ中ある特定のコマンド、もしくは不図示の操
作パネルからの指示に基づいて、文字等の２値画像をど
のような色で記録するかの指示を受ける。この指定され
た色に対応する各色成分のデータ（各色成分につき８ビ
ットが割り当てる）をレジスタにセットする。そして、
２値データ中のビット状態が“１”の画素については、
先にセットした各色成分毎に８ビットの階調データを発
生させ、ＲＡＭ１０２に格納する。ビット状態が“０”
の画素については、ＲＡＭ１０２内に書き込まれていた
データを更新しない。但し、この２値／多値変換処理は
１画素毎に行うのではなく、４画素単に処理する。以
下、この処理を実現させる処理内容を順次説明する。
【００１２】図１は図２に示したメモリリード／ライト
１０１及びＲＡＭ１０２周辺の構成を示す回路図であ
る。
１０１及びＲＡＭ１０２周辺の構成を示す回路図であ
る。
【００１３】図１において、矢印は信号又は情報を示
し、矢印の途中に斜線と共に記された数字は、その信号
又は情報が何ビットで構成されているかを示している。
し、矢印の途中に斜線と共に記された数字は、その信号
又は情報が何ビットで構成されているかを示している。
【００１４】図示の構成において、１はタイミング発生
回路で図２のＣＰＵ１００からの起動信号２及びリード
／ライト（Ｒ／Ｗ）信号３により起動されたメモリリー
ド／ライトのタイミングの制御を行なう。１１は多値変
換信号であり、２値データを多値データに変換する際ア
クティブとなる。ＲＡＭ１０２は図示の如く４つのＲＡ
Ｍ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄで構成さ
れ、これらのメモリ空間は互いに同じアドレス空間上に
位置している。詳細は後述するが、ＲＡＭ１０２ａには
第１の画素に対する各色成分のデータが格納され、ＲＡ
Ｍ１０２ｂ、ＲＡＭ１０２ｃ、ＲＡＭ１０２ｄの順に該
当する位置の画素の各色成分データが格納される。８
ａ，８ｂ，８ｃ，８ｄはタイミング発生回路１から出力
されるＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ
のメモリリード／ライト信号であり、Ｈ（High）レベル
でデータの読み出し、Ｌ（ Low）レベルでデータの書き
込みが行なわれる。４はＣＰＵ１００がＲＡＭ１０２を
読み出すためのバッファである。５は多値変換ユニット
で、ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの
データバス９ａ，９ｂ，９ｃ，９ｄへ２値から多値に変
換されたデータを出力する。１０はアドレスカウンタで
あり、ＣＰＵ１００からの供給されたアドレス６をタイ
ミング発生回路１の制御の基で出力する。カウンタロー
ド信号１４によりロードし、カウント信号１５によりカ
ウントしていく。また、これらカウンタロード信号１４
及びカウント信号１５は多値変換ユニット５にも供給さ
れる。信号１３ａ，１３ｂ，１３ｃ，１３ｄは、ＣＰＵ
１００がデータバス７の３２ビット、即ち４バイトのど
のバイトがイネーブルとなっているかを示すバイトイネ
ーブル信号で、各々ＢＥ０，ＢＥ１，ＢＥ２，ＢＥ３で
あり、各々ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０
２ｄに対応する。
回路で図２のＣＰＵ１００からの起動信号２及びリード
／ライト（Ｒ／Ｗ）信号３により起動されたメモリリー
ド／ライトのタイミングの制御を行なう。１１は多値変
換信号であり、２値データを多値データに変換する際ア
クティブとなる。ＲＡＭ１０２は図示の如く４つのＲＡ
Ｍ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄで構成さ
れ、これらのメモリ空間は互いに同じアドレス空間上に
位置している。詳細は後述するが、ＲＡＭ１０２ａには
第１の画素に対する各色成分のデータが格納され、ＲＡ
Ｍ１０２ｂ、ＲＡＭ１０２ｃ、ＲＡＭ１０２ｄの順に該
当する位置の画素の各色成分データが格納される。８
ａ，８ｂ，８ｃ，８ｄはタイミング発生回路１から出力
されるＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ
のメモリリード／ライト信号であり、Ｈ（High）レベル
でデータの読み出し、Ｌ（ Low）レベルでデータの書き
込みが行なわれる。４はＣＰＵ１００がＲＡＭ１０２を
読み出すためのバッファである。５は多値変換ユニット
で、ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの
データバス９ａ，９ｂ，９ｃ，９ｄへ２値から多値に変
換されたデータを出力する。１０はアドレスカウンタで
あり、ＣＰＵ１００からの供給されたアドレス６をタイ
ミング発生回路１の制御の基で出力する。カウンタロー
ド信号１４によりロードし、カウント信号１５によりカ
ウントしていく。また、これらカウンタロード信号１４
及びカウント信号１５は多値変換ユニット５にも供給さ
れる。信号１３ａ，１３ｂ，１３ｃ，１３ｄは、ＣＰＵ
１００がデータバス７の３２ビット、即ち４バイトのど
のバイトがイネーブルとなっているかを示すバイトイネ
ーブル信号で、各々ＢＥ０，ＢＥ１，ＢＥ２，ＢＥ３で
あり、各々ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０
２ｄに対応する。
【００１５】１６ａ，１６ｂ，１６ｃ，１６ｄは、各々
ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄに対し
ての書き込み許可信号であり、タイミング発生回路１は
書き込み許可信号に対応したメモリリード／ライト信号
を出力する。
ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄに対し
ての書き込み許可信号であり、タイミング発生回路１は
書き込み許可信号に対応したメモリリード／ライト信号
を出力する。
【００１６】図３に多値変換処理ユニット５の内部の詳
細な回路構成を示す。尚、図示では、ＲＡＭ１０２ａに
対応した回路構成、換言すれば１画素の２値／多値変換
のみを示している。他のＲＡＭ１０２ｂ，１０２ｃ，１
０２ｄも同様の構成をとるため、その図示及び説明は省
略するが、他の３画素の処理も以下の説明から理解でき
るであろう。但し、ＲＡＭ１０２ｂ〜１０２ｄに対する
多値変換ユニットの構成において、以下に説明するアン
ド回路２０８に供給されるデータバス７上のビット位置
はＤ０ではなく、対応するビット、すなわちＤ１〜Ｄ３
になる。
細な回路構成を示す。尚、図示では、ＲＡＭ１０２ａに
対応した回路構成、換言すれば１画素の２値／多値変換
のみを示している。他のＲＡＭ１０２ｂ，１０２ｃ，１
０２ｄも同様の構成をとるため、その図示及び説明は省
略するが、他の３画素の処理も以下の説明から理解でき
るであろう。但し、ＲＡＭ１０２ｂ〜１０２ｄに対する
多値変換ユニットの構成において、以下に説明するアン
ド回路２０８に供給されるデータバス７上のビット位置
はＤ０ではなく、対応するビット、すなわちＤ１〜Ｄ３
になる。
【００１７】さて、図３において、２０１はカウンタで
あり、タイミング発生回路１からのカウンタロード信号
１４によりクリアされ、カウント信号１５によりカウン
トする。２０２ａ，２０２ｂ，２０２ｃはそれぞれ８ビ
ットのレジスタで、ＣＰＵ１００により所望のデータが
セットされるようになっている。ここにセットされるの
が、２値画素データ“１”の変換後の各色成分のデータ
になる。２０３はセレクタであり、カウンタ２０１の出
力信号２１１，２１２に基づいてレジスタ２０２ａ，２
０２ｂ，２０２ｃの出力２１３ａ，２１３ｂ，２１３ｃ
の１つを選択する。２０４もセレクタであり、ＣＰＵ１
００からのデータ７（データバス３２ビット中の最下位
の８ビット）と、セレクタ２０３の出力２１０を多値変
換信号１１により選択し、その出力はＲＡＭ１０２ａの
データバス９ａとなる。２０７はＡＮＤ回路で、多値変
換信号１１と、バイトイネーブル信号ＢＥ０と論理積を
とる。２０６はインバータ回路で、多値変換信号１１を
反転する。２０８はアンド回路で、ＣＰＵ１００のデー
タＤ０（データバス中の最下位ビット）とインバータ回
路２０６の出力信号２１４と論理積をとる。２０９はＯ
Ｒ回路で、ＡＮＤ回路２０７，２０８の出力２１５，２
１６の論理和をとる。
あり、タイミング発生回路１からのカウンタロード信号
１４によりクリアされ、カウント信号１５によりカウン
トする。２０２ａ，２０２ｂ，２０２ｃはそれぞれ８ビ
ットのレジスタで、ＣＰＵ１００により所望のデータが
セットされるようになっている。ここにセットされるの
が、２値画素データ“１”の変換後の各色成分のデータ
になる。２０３はセレクタであり、カウンタ２０１の出
力信号２１１，２１２に基づいてレジスタ２０２ａ，２
０２ｂ，２０２ｃの出力２１３ａ，２１３ｂ，２１３ｃ
の１つを選択する。２０４もセレクタであり、ＣＰＵ１
００からのデータ７（データバス３２ビット中の最下位
の８ビット）と、セレクタ２０３の出力２１０を多値変
換信号１１により選択し、その出力はＲＡＭ１０２ａの
データバス９ａとなる。２０７はＡＮＤ回路で、多値変
換信号１１と、バイトイネーブル信号ＢＥ０と論理積を
とる。２０６はインバータ回路で、多値変換信号１１を
反転する。２０８はアンド回路で、ＣＰＵ１００のデー
タＤ０（データバス中の最下位ビット）とインバータ回
路２０６の出力信号２１４と論理積をとる。２０９はＯ
Ｒ回路で、ＡＮＤ回路２０７，２０８の出力２１５，２
１６の論理和をとる。
【００１８】以上の構成により成る実施例の多値変換ユ
ニット５の動作を図１、図３、図４及び図５を基に説明
する。尚、図４は本実施例の多値変換処理の一例を示す
図であり、図５は本実施例の動作を説明するタイミング
チャートである。
ニット５の動作を図１、図３、図４及び図５を基に説明
する。尚、図４は本実施例の多値変換処理の一例を示す
図であり、図５は本実施例の動作を説明するタイミング
チャートである。
【００１９】図４（ｃ）にＲ，Ｇ，Ｂ各２５６階調表現
時における多値データの構成を示す。図４（ｃ）におい
て、Ｒ，Ｇ，Ｂの同一番号に配置されたデータが１画素
を構成し、図では４画素を示している。また番号０，
１，２，３はそれぞれＲＡＭ１０２ａ，１０２ｂ，１０
２ｃ，１０２ｄに格納されることを示す。Ｒ，Ｇ，Ｂ各
々４画素に対応するデータは同一アドレス内にあり、Ｒ
０〜Ｒ３，Ｇ０〜Ｇ３，Ｂ〜Ｂ３で示される。
時における多値データの構成を示す。図４（ｃ）におい
て、Ｒ，Ｇ，Ｂの同一番号に配置されたデータが１画素
を構成し、図では４画素を示している。また番号０，
１，２，３はそれぞれＲＡＭ１０２ａ，１０２ｂ，１０
２ｃ，１０２ｄに格納されることを示す。Ｒ，Ｇ，Ｂ各
々４画素に対応するデータは同一アドレス内にあり、Ｒ
０〜Ｒ３，Ｇ０〜Ｇ３，Ｂ〜Ｂ３で示される。
【００２０】ＣＰＵ１００は先ず、“１”のビット状態
になっている画素を多値変換したときの色を構成する
Ｒ，Ｇ，Ｂについての階調値である８ビットデータをレ
ジスタ２０２ａ，２０２ｂ，２０２ｃにそれぞれ設定す
る。例えば図４の（ｂ）の如く、Ｒ＝３２、Ｇ＝６４、
Ｂ＝１２８とする。尚、この値はホストコンピュータか
ら設定させても良いし、不図示の操作パネルから設定し
てもよい。但し、同じデータがＲＡＭ１０２ｂ〜１０２
ｄに対応する多変換ユニット５中のレジスタにもセット
される。値 次に、ＣＰＵ１００はＲＡＭ１０２上に展開すべき２値
パターン（４ビット＝４画素）をデータバス７上に出力
する。例えば図４（ａ）に示す如きデータである。この
データの意味するところは、最初の画素は“１”であ
り、２番目及び３番目の画素は“０”、そして４番目の
画素は“１”の２値画素データを示している。ここで注
意する点は、ＲＡＭ１０２ｂに対する多値変換ユニット
中のアンド回路２０８には２番目のデータＤ１が供給さ
れ、ＲＡＭ１０２ｃ、ＲＡＭ１０２ｄに対するそれには
対応するデータＤ２、Ｄ３が供給されることである。
になっている画素を多値変換したときの色を構成する
Ｒ，Ｇ，Ｂについての階調値である８ビットデータをレ
ジスタ２０２ａ，２０２ｂ，２０２ｃにそれぞれ設定す
る。例えば図４の（ｂ）の如く、Ｒ＝３２、Ｇ＝６４、
Ｂ＝１２８とする。尚、この値はホストコンピュータか
ら設定させても良いし、不図示の操作パネルから設定し
てもよい。但し、同じデータがＲＡＭ１０２ｂ〜１０２
ｄに対応する多変換ユニット５中のレジスタにもセット
される。値 次に、ＣＰＵ１００はＲＡＭ１０２上に展開すべき２値
パターン（４ビット＝４画素）をデータバス７上に出力
する。例えば図４（ａ）に示す如きデータである。この
データの意味するところは、最初の画素は“１”であ
り、２番目及び３番目の画素は“０”、そして４番目の
画素は“１”の２値画素データを示している。ここで注
意する点は、ＲＡＭ１０２ｂに対する多値変換ユニット
中のアンド回路２０８には２番目のデータＤ１が供給さ
れ、ＲＡＭ１０２ｃ、ＲＡＭ１０２ｄに対するそれには
対応するデータＤ２、Ｄ３が供給されることである。
【００２１】さて、ＣＰＵ１００はこの後、タイミング
発生回路１に対して起動信号２を出力し、リード／ライ
ト（Ｒ／Ｗ）信号３をライト動作にし、多値変換信号１
１をＬ（ Low）レベルにして多値変換動作を指示する。
このタイミングは図５のＳ１である（以下、単に“Ｓ”
＋数字で示す）。タイミング発生回路１は、カウンタロ
ード信号１４を出力する（Ｓ２）。アドレスカウンタ１
０は、ＣＰＵ１００からのアドレス６を取り込み、ま
た、多値変換ユニット５内のカウンタ１０はクリアされ
る（Ｓ３）。多値変換ユニット５内のセレクタ２０３
は、カウンタ２０１の出力２１１，２１２がそれぞれ
（０，０のときにはレジスタ２０２ａの出力、即ちＲの
階調データを選択し、１カウントアップした（０，１）
のときはレジスタ２０２ｂの出力、即ちＧの階調データ
を選択する。更に１カウントアップした（１，０）のと
きはレジスタ２０２ｃの出力、即ちＢの階調データを選
択して出力する。また、セレクタ２０４は多値変換信号
１１がＨ（High）レベルの時、ＣＰＵ１００からのデー
タバス７を選択し、Ｌ（ Low）レベルの時セレクタ２０
３の出力２１０を選択する。
発生回路１に対して起動信号２を出力し、リード／ライ
ト（Ｒ／Ｗ）信号３をライト動作にし、多値変換信号１
１をＬ（ Low）レベルにして多値変換動作を指示する。
このタイミングは図５のＳ１である（以下、単に“Ｓ”
＋数字で示す）。タイミング発生回路１は、カウンタロ
ード信号１４を出力する（Ｓ２）。アドレスカウンタ１
０は、ＣＰＵ１００からのアドレス６を取り込み、ま
た、多値変換ユニット５内のカウンタ１０はクリアされ
る（Ｓ３）。多値変換ユニット５内のセレクタ２０３
は、カウンタ２０１の出力２１１，２１２がそれぞれ
（０，０のときにはレジスタ２０２ａの出力、即ちＲの
階調データを選択し、１カウントアップした（０，１）
のときはレジスタ２０２ｂの出力、即ちＧの階調データ
を選択する。更に１カウントアップした（１，０）のと
きはレジスタ２０２ｃの出力、即ちＢの階調データを選
択して出力する。また、セレクタ２０４は多値変換信号
１１がＨ（High）レベルの時、ＣＰＵ１００からのデー
タバス７を選択し、Ｌ（ Low）レベルの時セレクタ２０
３の出力２１０を選択する。
【００２２】ＲＡＭ１０２のアドレス１２はロードされ
た値“Ｎ”を示す。カウンタ２０１はクリアされたた
め、その出力２１１，２１２は（０，０）であり、セレ
クタ２０３の出力２１０にはレジスタ２０２ａの出力、
即ちＲの階調データが出力される（Ｓ４）。また、この
ときＡＮＤ回路２０７は閉じているが、ＡＮＤ回路２０
８は、ＣＰＵ１００のデータバス７のＤ０ビットのデー
タが“１”となっている場合において開き、その結果、
ＯＲ回路２０９が開いて書き込み許可信号１６ａとなっ
て出力される。
た値“Ｎ”を示す。カウンタ２０１はクリアされたた
め、その出力２１１，２１２は（０，０）であり、セレ
クタ２０３の出力２１０にはレジスタ２０２ａの出力、
即ちＲの階調データが出力される（Ｓ４）。また、この
ときＡＮＤ回路２０７は閉じているが、ＡＮＤ回路２０
８は、ＣＰＵ１００のデータバス７のＤ０ビットのデー
タが“１”となっている場合において開き、その結果、
ＯＲ回路２０９が開いて書き込み許可信号１６ａとなっ
て出力される。
【００２３】図４（ａ）に示す２値データがセットされ
た場合には、書き込み許可信号１６ａ，１６ｄが出力さ
れ、それぞれＲＡＭ１０２ａ，ＲＡＭ１０２ｄに対して
書きこまれることになる。即る後、タイミング発生回路
１は書き込み許可信号１６ａ，１６ｄに対応したメモリ
リード／ライト信号８ａ，８ｄを出力し、前もって設定
してあったＲの階調データを書き込む（Ｓ５）。また、
書き込み許可信号１６ｂ，１６ｃに対しては、リード／
ライト信号８ｂ，８ｃは出力されず、既に書き込まれて
いたデータがそのまま残されることになる（図４（ｄ）
参照）。
た場合には、書き込み許可信号１６ａ，１６ｄが出力さ
れ、それぞれＲＡＭ１０２ａ，ＲＡＭ１０２ｄに対して
書きこまれることになる。即る後、タイミング発生回路
１は書き込み許可信号１６ａ，１６ｄに対応したメモリ
リード／ライト信号８ａ，８ｄを出力し、前もって設定
してあったＲの階調データを書き込む（Ｓ５）。また、
書き込み許可信号１６ｂ，１６ｃに対しては、リード／
ライト信号８ｂ，８ｃは出力されず、既に書き込まれて
いたデータがそのまま残されることになる（図４（ｄ）
参照）。
【００２４】次に、タイミング発生回路１はカウント信
号１５出力する（Ｓ６）。アドレスカウンタ１０及び多
値変換ユニット５内のカウンタ２０１はこれを受けてそ
れぞれ“１”だけカウントアップし、ＲＡＭ１０２のア
ドレスはＮ＋１を指示し、カウンタ２０１の出力２１
１，２１２はそれぞれ（０，１）となり（Ｓ７）、レジ
スタ２０２ｂの出力、即ちＧの階調データがセレクタ２
０４から出力される（Ｓ８）。
号１５出力する（Ｓ６）。アドレスカウンタ１０及び多
値変換ユニット５内のカウンタ２０１はこれを受けてそ
れぞれ“１”だけカウントアップし、ＲＡＭ１０２のア
ドレスはＮ＋１を指示し、カウンタ２０１の出力２１
１，２１２はそれぞれ（０，１）となり（Ｓ７）、レジ
スタ２０２ｂの出力、即ちＧの階調データがセレクタ２
０４から出力される（Ｓ８）。
【００２５】前回と同様に、メモリリード／ライト信号
８ａ，８ｂを出力し、ＲＡＭ１０２ａ，１０２ｄにそれ
ぞれＧの階調データが書き込まれる（Ｓ９）。同様の事
がアドレスＮ＋２のメモリに対しても処理され、ＣＰＵ
１００は４画素分のメモリライト動作を終了する（Ｓ１
１）。
８ａ，８ｂを出力し、ＲＡＭ１０２ａ，１０２ｄにそれ
ぞれＧの階調データが書き込まれる（Ｓ９）。同様の事
がアドレスＮ＋２のメモリに対しても処理され、ＣＰＵ
１００は４画素分のメモリライト動作を終了する（Ｓ１
１）。
【００２６】尚、ＣＰＵ１００が多値変換処理を行なわ
ないで、任意のデータを書き込む際は、多値変換信号１
１のレベルをＨにする。これにより、多値変換処理ユニ
ット５内のセレクタ２０４はＣＰＵ１００からのデータ
７を選択する。これによって、背景色等を自由に変更で
きる。また、このとき、多値変換処理ユニット５内のＡ
ＮＤ回路２０８は閉じ、ＣＰＵから出力されるバイトイ
ネーブル信号１３ａ，１３ｂ，１３ｃ，１３ｄに応じた
書き込み許可信号１６ａ，１６ｂ，１６ｃ，１６ｄが出
力される。また、タイミング発生回路ユニット１は、書
き込み処理を１回で終了させる。
ないで、任意のデータを書き込む際は、多値変換信号１
１のレベルをＨにする。これにより、多値変換処理ユニ
ット５内のセレクタ２０４はＣＰＵ１００からのデータ
７を選択する。これによって、背景色等を自由に変更で
きる。また、このとき、多値変換処理ユニット５内のＡ
ＮＤ回路２０８は閉じ、ＣＰＵから出力されるバイトイ
ネーブル信号１３ａ，１３ｂ，１３ｃ，１３ｄに応じた
書き込み許可信号１６ａ，１６ｂ，１６ｃ，１６ｄが出
力される。また、タイミング発生回路ユニット１は、書
き込み処理を１回で終了させる。
【００２７】以上説明したように本実施例によれば、２
値データを多値データに変換する際、Ｒ，Ｇ，Ｂの各色
に対して前もって階調データを設定できる手段を備え、
メモリに対してこれから展開する２値パターンのパター
ン形成する部分だけを前記の設定した階調データに置き
かえ、パターンを形成する以外の部分に関しては既に書
かれているデータを残す一連のデータ処理を自動的に行
ない、又複数画素数同時に行なうため、ＣＰＵの速度向
上に著しい効果がある。
値データを多値データに変換する際、Ｒ，Ｇ，Ｂの各色
に対して前もって階調データを設定できる手段を備え、
メモリに対してこれから展開する２値パターンのパター
ン形成する部分だけを前記の設定した階調データに置き
かえ、パターンを形成する以外の部分に関しては既に書
かれているデータを残す一連のデータ処理を自動的に行
ない、又複数画素数同時に行なうため、ＣＰＵの速度向
上に著しい効果がある。
【００２８】尚、上述の本実施例においては、階調設定
手段としてレジスタを用いて説明したが、多値変換ユニ
ット内のカウンタの出力をアドレスとしたメモリ構成を
設けることにより、画素単位で２値から多値へ変換が可
能となる。
手段としてレジスタを用いて説明したが、多値変換ユニ
ット内のカウンタの出力をアドレスとしたメモリ構成を
設けることにより、画素単位で２値から多値へ変換が可
能となる。
【００２９】また、ＣＰＵのデータバス幅を３２ビット
として説明したが、１６ビットの場合は階調が１６階調
となり、８ビットの場合は４階調となることはいうまで
もない。
として説明したが、１６ビットの場合は階調が１６階調
となり、８ビットの場合は４階調となることはいうまで
もない。
【００３０】画像データを格納するメモリは、Ｓｔａｔ
ｉｃ ＲＡＭ，ＤｙｎａｍｉｃＲＡＭでも良い。Ｄｙｎ
ａｍｉｃＲＡＭにおいて、Ｆａｓｔ Ｐａｇｅ，Ｎｉｂ
ｂｌｅ，Ｓｔａｔｉｃ Ｃｏｌｕｍｍモードの各どのモ
ードにおいても連続した３つのアドレスをアクセスする
為、高速化が図れる。
ｉｃ ＲＡＭ，ＤｙｎａｍｉｃＲＡＭでも良い。Ｄｙｎ
ａｍｉｃＲＡＭにおいて、Ｆａｓｔ Ｐａｇｅ，Ｎｉｂ
ｂｌｅ，Ｓｔａｔｉｃ Ｃｏｌｕｍｍモードの各どのモ
ードにおいても連続した３つのアドレスをアクセスする
為、高速化が図れる。
【００３１】また、４画素を同時に処理するタイミング
として説明したが、８，１２，１６，…といったよう
に、４画素単位で処理画素数を増加させていくことも可
能である。この場合においては、４画素終了後、ＣＰＵ
１００のデータを４ビットシフトし、カウンタ２０１を
クリアすれば良い。
として説明したが、８，１２，１６，…といったよう
に、４画素単位で処理画素数を増加させていくことも可
能である。この場合においては、４画素終了後、ＣＰＵ
１００のデータを４ビットシフトし、カウンタ２０１を
クリアすれば良い。
【００３２】また、実施例では多色印刷装置を例にして
説明したが、単色印刷装置であっても良いのは勿論、印
刷装置に限らず２値画像データを多値画像データに変換
する装置であればその他のどのような装置にも適応でき
る。
説明したが、単色印刷装置であっても良いのは勿論、印
刷装置に限らず２値画像データを多値画像データに変換
する装置であればその他のどのような装置にも適応でき
る。
【００３３】
【発明の効果】以上説明したように本発明によれば、２
値画素データを所望とする多値画素データに高速に変換
することが可能になる。
値画素データを所望とする多値画素データに高速に変換
することが可能になる。
【図１】実施例のメモリリード／ライト回路１０１の概
略構成を示す図である。
略構成を示す図である。
【図２】実施例における画像処理装置全体の概略構成を
示すブロック図である。
示すブロック図である。
【図３】実施例における多値変換ユニットの回路構成図
である。
である。
【図４】実施例における多値変換処理の内容を説明する
ための図である。
ための図である。
【図５】本実施例の動作を説明するタイミングチャート
である。
である。
１ タイミング発生回路 ２ 起動信号 ４ バッファ ５ 多値変換処理ユニット ６ アドレスバス ７ データバス １０ アドレスカウンタ １００ ＣＰＵ １０２ ＲＡＭ １０ アドレスカウンタ ２０２ａ，２０２ｂ，２０２ｃ レジスタ ２０３，２０４ セレクタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/46 9068−5Ｃ
Claims (2)
- 【請求項１】 ２値画素データを多値画素画像データに
変換する画像処理装置において、 第１〜第Ｎの２値画素データを設定する２値データ設定
手段と、 前記第１〜第Ｎの２値画素データに対応し、多値画素デ
ータを記憶するＮ個の記憶手段と、 変換後の多値データを設定するＮ個の多値データ設定手
段と、 前記２値データ設定手段で設定された個々の２値データ
の状態に応じて、対応する記憶手段に前記多値データ設
定手段で設定された多値画素データを書き込むか否かを
制御する制御手段とを備え、 前記制御手段は、前記２値データ設定手段にＮ個の２値
画素データが設定される度に制御動作することを特徴と
する画像処理装置。 - 【請求項２】 前記多値データ設定手段は、色再現のた
めの各色成分毎の多値データを設定することを特徴とす
る請求項第１項に記載の画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299265A JP2845384B2 (ja) | 1991-11-14 | 1991-11-14 | 画像処理装置 |
| US07/974,691 US5355233A (en) | 1991-11-14 | 1992-11-12 | Conversion of binary to multi-level image data |
| DE69225776T DE69225776T2 (de) | 1991-11-14 | 1992-11-13 | Übersetzung von Binär-Bilddaten in Grauwert-Bilddaten |
| EP92310393A EP0542570B1 (en) | 1991-11-14 | 1992-11-13 | Binary to multilevel image data conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299265A JP2845384B2 (ja) | 1991-11-14 | 1991-11-14 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05135162A true JPH05135162A (ja) | 1993-06-01 |
| JP2845384B2 JP2845384B2 (ja) | 1999-01-13 |
Family
ID=17870304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299265A Expired - Fee Related JP2845384B2 (ja) | 1991-11-14 | 1991-11-14 | 画像処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5355233A (ja) |
| EP (1) | EP0542570B1 (ja) |
| JP (1) | JP2845384B2 (ja) |
| DE (1) | DE69225776T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904671B2 (ja) * | 1993-03-03 | 1999-06-14 | 大日本スクリーン製造株式会社 | 多階調画像の修正装置 |
| CA2132248C (en) * | 1993-11-01 | 1999-09-21 | Ying-Wei Lin | Apparatus and method for arbitrary binary resolution conversion |
| JPH07135575A (ja) * | 1993-11-12 | 1995-05-23 | Canon Inc | カラー画像情報出力装置 |
| JP2005212253A (ja) * | 2004-01-29 | 2005-08-11 | Canon Inc | カラー印刷装置及びその制御方法とプリンタドライバ |
| ES2689292T3 (es) | 2006-03-27 | 2018-11-13 | The Regents Of The University Of California | Modulador del receptor de andrógenos para el tratamiento del cáncer de próstata y enfermedades asociadas con el receptor de andrógenos |
| CN115737643A (zh) | 2012-09-26 | 2023-03-07 | 阿拉贡药品公司 | 用于治疗非转移性去势抵抗性前列腺癌的抗雄激素 |
| MX2020003845A (es) | 2017-10-16 | 2020-11-06 | Aragon Pharmaceuticals Inc | Antiandrógenos para el tratamiento de cáncer de próstata no metastásico resistente a la castración. |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4467366A (en) * | 1982-03-08 | 1984-08-21 | The Mead Corporation | Ink drop duplicating system |
| JPS59127783A (ja) * | 1983-01-11 | 1984-07-23 | Ricoh Co Ltd | プリンタ |
| DE3505398A1 (de) * | 1985-02-16 | 1986-08-21 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig holländ. Stiftung & Co KG, 8510 Fürth | Verfahren und schaltungsanordnung zur verbesserung der darstellung von zeichen und graphiken eines ausgabemediums inbesondere eines druckers |
| US4897799A (en) * | 1987-09-15 | 1990-01-30 | Bell Communications Research, Inc. | Format independent visual communications |
| US4888812A (en) * | 1987-12-18 | 1989-12-19 | International Business Machines Corporation | Document image processing system |
| JPH01279671A (ja) * | 1988-05-06 | 1989-11-09 | Hitachi Ltd | 文書画像データの符号化方式 |
| US5003496A (en) * | 1988-08-26 | 1991-03-26 | Eastman Kodak Company | Page memory control in a raster image processor |
| DE3831817A1 (de) * | 1988-09-19 | 1990-03-22 | Microplex Elektronische Dokume | Modularer hochleistungscontroller fuer rasterdrucker |
| JP2789648B2 (ja) * | 1989-03-06 | 1998-08-20 | ブラザー工業株式会社 | データバッファリング装置 |
| JP2877356B2 (ja) * | 1989-06-21 | 1999-03-31 | キヤノン株式会社 | 画像データ処理方法 |
| US5003494A (en) * | 1989-12-18 | 1991-03-26 | Eastman Kodak Company | Data storage system for an electronic color printer |
-
1991
- 1991-11-14 JP JP3299265A patent/JP2845384B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-12 US US07/974,691 patent/US5355233A/en not_active Expired - Lifetime
- 1992-11-13 EP EP92310393A patent/EP0542570B1/en not_active Expired - Lifetime
- 1992-11-13 DE DE69225776T patent/DE69225776T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0542570B1 (en) | 1998-06-03 |
| EP0542570A2 (en) | 1993-05-19 |
| DE69225776D1 (de) | 1998-07-09 |
| EP0542570A3 (en) | 1993-07-07 |
| DE69225776T2 (de) | 1998-10-22 |
| JP2845384B2 (ja) | 1999-01-13 |
| US5355233A (en) | 1994-10-11 |
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