JPH03138749A - 共有メモリによるデータ転送方式 - Google Patents
共有メモリによるデータ転送方式Info
- Publication number
- JPH03138749A JPH03138749A JP27786689A JP27786689A JPH03138749A JP H03138749 A JPH03138749 A JP H03138749A JP 27786689 A JP27786689 A JP 27786689A JP 27786689 A JP27786689 A JP 27786689A JP H03138749 A JPH03138749 A JP H03138749A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- data
- cpu
- cpus
- pointer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２つのＣＰＵを持つ計算機において１両者の
データ転送を行うために設けられた共有メモリの利用方
式に関するものである。
データ転送を行うために設けられた共有メモリの利用方
式に関するものである。
第５図は例えば雑誌“インタフェース”の１９８８年５
月号に掲載された２つのＣＰＵと共有メモリから成るマ
ルチＣＰＵ計算機の一例を示すものであり１図において
（１）はＣＰＵＩを、（２）はＣＰＵ２を、（３）は共
有メモリを、 （４）、 （５）はそれぞれのローカル
・メモリを（６）、 （７）はそれぞれの入出力装置を
示すものであり、第６図は第５図の２つのＣＰＵ間の排
他制御を行うために用意されたハードウェアのメカニズ
ムであるテスト・アンド・セットの動作を示したアルゴ
リズムである。
月号に掲載された２つのＣＰＵと共有メモリから成るマ
ルチＣＰＵ計算機の一例を示すものであり１図において
（１）はＣＰＵＩを、（２）はＣＰＵ２を、（３）は共
有メモリを、 （４）、 （５）はそれぞれのローカル
・メモリを（６）、 （７）はそれぞれの入出力装置を
示すものであり、第６図は第５図の２つのＣＰＵ間の排
他制御を行うために用意されたハードウェアのメカニズ
ムであるテスト・アンド・セットの動作を示したアルゴ
リズムである。
次に動作について説明する。第５図において一方のＣＰ
Ｕが共有メモリに対して読み込みまたは書き込みを行う
場合、第６図に示されるようにまずテスト・アンド・セ
ットというハードウェアのメカニズムにより共有メモリ
の排他制御を行う。テスト・アンド・セット命令では共
有メモリが他のＣＰＵによってアクセスされていないか
をチエツクし、もしアクセスされている（ロックされて
いる）場合は解除されるまで待つ状態に分岐し、ロック
が解除されていると共有メモリをロックをした後データ
のアクセスを行う。アクセスが終了された後はロックを
解除した後、動作を終了する。
Ｕが共有メモリに対して読み込みまたは書き込みを行う
場合、第６図に示されるようにまずテスト・アンド・セ
ットというハードウェアのメカニズムにより共有メモリ
の排他制御を行う。テスト・アンド・セット命令では共
有メモリが他のＣＰＵによってアクセスされていないか
をチエツクし、もしアクセスされている（ロックされて
いる）場合は解除されるまで待つ状態に分岐し、ロック
が解除されていると共有メモリをロックをした後データ
のアクセスを行う。アクセスが終了された後はロックを
解除した後、動作を終了する。
従来の方式は以上のようにＣＰＵ間のデータの転送を行
う場合、テスト・アンド・セットを行うハードウェア装
置がなくてはならず、しかも、一方のＣＰＵが書き込み
または読み込みを行っている間はもう一方のＣＰＵはロ
ックが解除されるまで待っていなくてはならないなどの
問題があった。
う場合、テスト・アンド・セットを行うハードウェア装
置がなくてはならず、しかも、一方のＣＰＵが書き込み
または読み込みを行っている間はもう一方のＣＰＵはロ
ックが解除されるまで待っていなくてはならないなどの
問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、テスト・アンド・セット装置がなくてもＣＰ
Ｕ間のデータ転送を行うことができるとともに、一方の
ＣＰＩＪが共有メモリをアクセスしている間も、もう一
方のＣＰＵも共有メモリを同時にアクセスできるような
アクセス方式を得ることを目標とする。
たもので、テスト・アンド・セット装置がなくてもＣＰ
Ｕ間のデータ転送を行うことができるとともに、一方の
ＣＰＩＪが共有メモリをアクセスしている間も、もう一
方のＣＰＵも共有メモリを同時にアクセスできるような
アクセス方式を得ることを目標とする。
この発明に係る２つのＣＰＵ間のデータ転送方式は共有
メモリをＣＰＵＩからＣＰＵ２へのデータ転送を行うた
めの領域とＣＰＵＩからＣＰＵ２へのデータ転送を行う
ための領域に分割し、それぞれにおいてどこまでデータ
が書き込まれているかを示す“書き込みポインタ”とど
こまでデータが読み込まれたかを示す“読み込みポイン
タ”を設け、一方のＣＰＵは書き込みポインタだけを、
もう一方のＣＰＵは読み込みポインタだけを更新するよ
うにして共有メモリを管理したものである。
メモリをＣＰＵＩからＣＰＵ２へのデータ転送を行うた
めの領域とＣＰＵＩからＣＰＵ２へのデータ転送を行う
ための領域に分割し、それぞれにおいてどこまでデータ
が書き込まれているかを示す“書き込みポインタ”とど
こまでデータが読み込まれたかを示す“読み込みポイン
タ”を設け、一方のＣＰＵは書き込みポインタだけを、
もう一方のＣＰＵは読み込みポインタだけを更新するよ
うにして共有メモリを管理したものである。
この発明によりＣＰＵＩからＣＰＵ２へデータ転送が行
われる場合、まずＣＰＵＩが共有メモリに対して書き込
みを行った後、書き込みポインタを共有メモリにおいて
データが書き込まれている最後の位置を示すように更新
を行い、 ＣＰＵ２ではデータの読み込み用のポインタ
と書き込み用のポインタを比較しもし、これらの値が等
しくない場合はその分のデータを読み込み、読み込みポ
インタを書き込みポインタと同じ位置まで更新する。つ
まり、書き込みポインタと読み込みポインタを更新する
のをおのおのどちらか一方のＣＰＵにより行わせること
により、 ＣＰＵ間の排他制御を必要とせずに、 ＣＰ
Ｕ間のデータ転送を行うことができる。
われる場合、まずＣＰＵＩが共有メモリに対して書き込
みを行った後、書き込みポインタを共有メモリにおいて
データが書き込まれている最後の位置を示すように更新
を行い、 ＣＰＵ２ではデータの読み込み用のポインタ
と書き込み用のポインタを比較しもし、これらの値が等
しくない場合はその分のデータを読み込み、読み込みポ
インタを書き込みポインタと同じ位置まで更新する。つ
まり、書き込みポインタと読み込みポインタを更新する
のをおのおのどちらか一方のＣＰＵにより行わせること
により、 ＣＰＵ間の排他制御を必要とせずに、 ＣＰ
Ｕ間のデータ転送を行うことができる。
以下、この発明の一実施例を図により説明する。
第１図は共有メモリの構造を示すものであり、この図に
おいて（１１）は読み込みポインタを、 （１２）は書
き込みポインタを示しており、第２図はｃｐｔｉｔから
データを書き込まれ、 ＣＰＵ２がデータを読み込む状
態を示すものであり、第３図は共有メモリにデータを書
き込むアルゴリズムを、第４図は共有メモリからデータ
を読み込むアルゴリズムを示している。
おいて（１１）は読み込みポインタを、 （１２）は書
き込みポインタを示しており、第２図はｃｐｔｉｔから
データを書き込まれ、 ＣＰＵ２がデータを読み込む状
態を示すものであり、第３図は共有メモリにデータを書
き込むアルゴリズムを、第４図は共有メモリからデータ
を読み込むアルゴリズムを示している。
第２図において、 ＣＰＵＩからＣＰＵ２ヘデータ転送
が行われる場合、まずＣＩ’旧が共有メモリに対して書
き込みを行った後、 （１２）の書き込みポインタを
共有メモリにおいてデータが書き込まれている最後の位
置を示すように更新を行い、ＣＰＵ２ではデータの（１
１）の読み込み用のポインタと（１２）の書き込み用ポ
インタを比較し、もし、これらの値が等しくない場合は
その分のデータを読み込み、 （１１）の読み込みポイ
ンタを書き込みポインタと同じ位置まで更新する。この
ようにＣＰＵＩが（Ｉ２）の書き込みポインタを、 Ｃ
ＰＵ２が（１１）の読み込みポインタを更新させること
により１両方のＣＰＵ間の排他制御を必要とせずに、
ＣＰｔ１間のデータ転送を行うことができ、しかも１両
方のＣＰＵが独立に実行しているため、どちらか一方の
ＣＰＵが書き込みを行っている間にも、もう一方のＣＰ
Ｕが読み込みを行うことができる。
が行われる場合、まずＣＩ’旧が共有メモリに対して書
き込みを行った後、 （１２）の書き込みポインタを
共有メモリにおいてデータが書き込まれている最後の位
置を示すように更新を行い、ＣＰＵ２ではデータの（１
１）の読み込み用のポインタと（１２）の書き込み用ポ
インタを比較し、もし、これらの値が等しくない場合は
その分のデータを読み込み、 （１１）の読み込みポイ
ンタを書き込みポインタと同じ位置まで更新する。この
ようにＣＰＵＩが（Ｉ２）の書き込みポインタを、 Ｃ
ＰＵ２が（１１）の読み込みポインタを更新させること
により１両方のＣＰＵ間の排他制御を必要とせずに、
ＣＰｔ１間のデータ転送を行うことができ、しかも１両
方のＣＰＵが独立に実行しているため、どちらか一方の
ＣＰＵが書き込みを行っている間にも、もう一方のＣＰ
Ｕが読み込みを行うことができる。
以上のように、この発明によれば２つの中央演算装置（
ＣＰＵ）とそれらに結合された共有メモリを持つマルチ
ＣＰＵの計算機において、排他制御用の特別のハードウ
ェア・メカニズムを必要とせず。
ＣＰＵ）とそれらに結合された共有メモリを持つマルチ
ＣＰＵの計算機において、排他制御用の特別のハードウ
ェア・メカニズムを必要とせず。
ＣＰＵ間のデータ転送を行うことができるとともに一方
のＣＰＵが共有メモリをアクセスしている間もモラ一方
のＣＰＵも共有メモリを同時にアクセスできる効果があ
る。
のＣＰＵが共有メモリをアクセスしている間もモラ一方
のＣＰＵも共有メモリを同時にアクセスできる効果があ
る。
第１図はこの発明による共有メモリの構造を示団
す→であり、この図において（１１）は読み込みポイン
タを、 （１２）は書き込みポインタを示しておりあり
、第３図はこの発明による共有メモリにデーズムを示２
≠乎オー失、第５図は従来の２つのＣＰＵと共有メモリ
から成るマルチＣＰＵ計算機の一例を示■ す≠であり２図において（１）はＣＰＵＩを、（２）は
ＣＰＵ２を、（３）は共有メモリを、 （４）、 （５
）はそれぞれのローカル・メモリを、 （６）、 （７
）はそれぞれの入出力装置を示すものであり、第６図は
従来の２つのＣＰＵ間の排他制御を行うために用意され
たハードウェアのメカニズムであるテスト・アンド・セ
ットの動作を示したアルゴリズムである。 なお１図中、同一符号は同一、または相当部分を示す。
タを、 （１２）は書き込みポインタを示しておりあり
、第３図はこの発明による共有メモリにデーズムを示２
≠乎オー失、第５図は従来の２つのＣＰＵと共有メモリ
から成るマルチＣＰＵ計算機の一例を示■ す≠であり２図において（１）はＣＰＵＩを、（２）は
ＣＰＵ２を、（３）は共有メモリを、 （４）、 （５
）はそれぞれのローカル・メモリを、 （６）、 （７
）はそれぞれの入出力装置を示すものであり、第６図は
従来の２つのＣＰＵ間の排他制御を行うために用意され
たハードウェアのメカニズムであるテスト・アンド・セ
ットの動作を示したアルゴリズムである。 なお１図中、同一符号は同一、または相当部分を示す。
Claims (1)
- ２つの中央演算装置（ＣＰＵ）とそれらに結合された共
有メモリを持つマルチＣＰＵの計算機において排他制御
用の特別のハードウェア・メカニズムを必要とせず、ア
クセス・ポインタを用いて両方のＣＰＵ間のデータ転送
を可能にしたことを特徴とする共有メモリによるデータ
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27786689A JPH03138749A (ja) | 1989-10-25 | 1989-10-25 | 共有メモリによるデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27786689A JPH03138749A (ja) | 1989-10-25 | 1989-10-25 | 共有メモリによるデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03138749A true JPH03138749A (ja) | 1991-06-13 |
Family
ID=17589376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27786689A Pending JPH03138749A (ja) | 1989-10-25 | 1989-10-25 | 共有メモリによるデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03138749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115048047A (zh) * | 2022-05-30 | 2022-09-13 | 蚂蚁区块链科技(上海)有限公司 | 一种数据处理系统和方法 |
-
1989
- 1989-10-25 JP JP27786689A patent/JPH03138749A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115048047A (zh) * | 2022-05-30 | 2022-09-13 | 蚂蚁区块链科技(上海)有限公司 | 一种数据处理系统和方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5197148A (en) | Method for maintaining data availability after component failure included denying access to others while completing by one of the microprocessor systems an atomic transaction changing a portion of the multiple copies of data | |
| US6502170B2 (en) | Memory-to-memory compare/exchange instructions to support non-blocking synchronization schemes | |
| US5224215A (en) | Message queue processing among cooperative processors having significant speed differences | |
| JP4774056B2 (ja) | トランザクショナルなメモリアクセスのハイブリッドハードウェア・ソフトウェア実現のための方法及び装置 | |
| US9405595B2 (en) | Synchronizing multiple threads efficiently | |
| JP5010601B2 (ja) | 直接更新ソフトウェアトランザクショナルメモリ | |
| US5255387A (en) | Method and apparatus for concurrency control of shared data updates and queries | |
| JPH04306748A (ja) | 情報処理装置 | |
| US6941308B1 (en) | Methods and apparatus for accessing a doubly linked list in a data storage system | |
| JP2581323B2 (ja) | 参照ビット，変更ビットの更新方法 | |
| JPH03160534A (ja) | 共用ファイルのアクセス制御方式 | |
| JP2002149593A (ja) | 階層バスシステム | |
| Wu et al. | Rapid transaction-undo recovery using twin-page storage management | |
| JPS6267648A (ja) | 排他制御命令処理方式 | |
| JPH113274A (ja) | メモリアクセス制御方式 | |
| JP3074897B2 (ja) | メモリ回路 | |
| JPS6022260A (ja) | 情報処理システム | |
| JPH0944460A (ja) | バリア同期処理方法 | |
| JPS60243763A (ja) | デユアルポ−トメモリ制御回路 | |
| JPS61229150A (ja) | 共有メモリのアクセス制御方式 | |
| JPH03127126A (ja) | 情報処理装置 | |
| JPS6022784B2 (ja) | 重複デ−タの完全性維持方式 | |
| JPS6039265A (ja) | デ−タ転送方式 | |
| JPS635460A (ja) | 並列計算機 | |
| JPH03177944A (ja) | 外部記憶装置上のデータの排他更新装置 |