JPH0944460A - バリア同期処理方法 - Google Patents
バリア同期処理方法Info
- Publication number
- JPH0944460A JPH0944460A JP19174295A JP19174295A JPH0944460A JP H0944460 A JPH0944460 A JP H0944460A JP 19174295 A JP19174295 A JP 19174295A JP 19174295 A JP19174295 A JP 19174295A JP H0944460 A JPH0944460 A JP H0944460A
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- JP
- Japan
- Prior art keywords
- bit
- register
- local
- local register
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 プロセッサ台数が増えても高速にバリア同期
を実現する。 【解決手段】各々のＰＥは、自ＰＥのローカルレジスタ
の自ＰＥのビットをオンにする（ステップ２．２）。次
に、ＴＳ命令でローカルレジスタの値と共有レジスタの
値を交換する（ステップ２．３）。次に、交換によりロ
ーカルレジスタに得た値の全ＰＥのビットがオンかチェ
ックする（ステップ２．４）。全てがオンであればバリ
ア同期終了とみなす。全てのビットがオンでなければ、
ローカルレジスタの自ＰＥのビット以外のビットがすべ
てオンかチェックする（ステップ２．５）。ステップ
２．５がｎｏであれば、ローカルレジスタの自ＰＥのビ
ットをオンにし（ステップ２．６）、ステップ２．３に
戻る。ステップ２．５でｙｅｓであれば、ローカルレジ
スタのビット０をオンにしてＴＳ命令でローカルレジス
タの値と共有レジスタの値を交換する（ステップ２．
７）。
を実現する。 【解決手段】各々のＰＥは、自ＰＥのローカルレジスタ
の自ＰＥのビットをオンにする（ステップ２．２）。次
に、ＴＳ命令でローカルレジスタの値と共有レジスタの
値を交換する（ステップ２．３）。次に、交換によりロ
ーカルレジスタに得た値の全ＰＥのビットがオンかチェ
ックする（ステップ２．４）。全てがオンであればバリ
ア同期終了とみなす。全てのビットがオンでなければ、
ローカルレジスタの自ＰＥのビット以外のビットがすべ
てオンかチェックする（ステップ２．５）。ステップ
２．５がｎｏであれば、ローカルレジスタの自ＰＥのビ
ットをオンにし（ステップ２．６）、ステップ２．３に
戻る。ステップ２．５でｙｅｓであれば、ローカルレジ
スタのビット０をオンにしてＴＳ命令でローカルレジス
タの値と共有レジスタの値を交換する（ステップ２．
７）。
Description
【０００１】
【発明の属する技術分野】本発明は、計算機システム特
にマルチプロセッサシステムにおけるバリア同期処理方
法に関する。
にマルチプロセッサシステムにおけるバリア同期処理方
法に関する。
【０００２】
【従来の技術】従来のマルチプロセッサシステムにおけ
るバリア同期処理方法では、Ｔest And Set 命令を利用
していた。Test And Set命令（以降、ＴＳ命令と記す）
とは、自プロセッサのローカルレジスタの値と共有レジ
スタの値を交換する命令で、共有レジスタの最上位ビッ
トがオンの場合には、共有レジスタの値のローカルレジ
スタへのコピーのみを行う。この命令を使用することに
よって、共有レジスタのロックおよび変更を行う。
るバリア同期処理方法では、Ｔest And Set 命令を利用
していた。Test And Set命令（以降、ＴＳ命令と記す）
とは、自プロセッサのローカルレジスタの値と共有レジ
スタの値を交換する命令で、共有レジスタの最上位ビッ
トがオンの場合には、共有レジスタの値のローカルレジ
スタへのコピーのみを行う。この命令を使用することに
よって、共有レジスタのロックおよび変更を行う。
【０００３】図１はマルチプロセッサシステムのシステ
ム構成図、図４は共有レジスタおよびローカルレジスタ
の各ビットの意味付けを説明した図、図５は従来のバリ
ア同期処理の処理フロー図である。
ム構成図、図４は共有レジスタおよびローカルレジスタ
の各ビットの意味付けを説明した図、図５は従来のバリ
ア同期処理の処理フロー図である。
【０００４】まず、それぞれのプロセッサ（以降ＰＥと
記す）がロックを示すビット０をオンにした状態でスタ
ートする（ステップ４．１）。ＰＥ１がＴＳ命令を発行
し、共有レジスタとの値の交換を行う（ステップ４．
２）。コピーされた値のロックビットのビット０がオフ
なので、ロックがＰＥ１に与えられる（ステップ４．
３）。ＰＥ１が自ＰＥのビットであるビット１をオンに
して共有レジスタへ書き込みを行う（ステップ４．
４）。ここでの書き込みには既にロックを得ているの
で、通常の命令を使用して強制的に書き込む。次にＰＥ
２がＴＳ命令を発行して共有レジスタとの値の交換を行
う（ステップ４．５）。コピーされた値のロックビット
のビット０がオフなので、ロックがＰＥ２に与えられる
（ステップ４．６）。ＰＥ２が自ＰＥのビットであるビ
ット２をオンにして共有レジスタへ書き込みを行う（ス
テップ４．７）。これで、共有レジスタ内のビットが全
てオンになるので、バリア動機が成立する（ステップ
４．８）。
記す）がロックを示すビット０をオンにした状態でスタ
ートする（ステップ４．１）。ＰＥ１がＴＳ命令を発行
し、共有レジスタとの値の交換を行う（ステップ４．
２）。コピーされた値のロックビットのビット０がオフ
なので、ロックがＰＥ１に与えられる（ステップ４．
３）。ＰＥ１が自ＰＥのビットであるビット１をオンに
して共有レジスタへ書き込みを行う（ステップ４．
４）。ここでの書き込みには既にロックを得ているの
で、通常の命令を使用して強制的に書き込む。次にＰＥ
２がＴＳ命令を発行して共有レジスタとの値の交換を行
う（ステップ４．５）。コピーされた値のロックビット
のビット０がオフなので、ロックがＰＥ２に与えられる
（ステップ４．６）。ＰＥ２が自ＰＥのビットであるビ
ット２をオンにして共有レジスタへ書き込みを行う（ス
テップ４．７）。これで、共有レジスタ内のビットが全
てオンになるので、バリア動機が成立する（ステップ
４．８）。
【０００５】
【発明が解決しようとする課題】上述した従来のバリア
同期処理方法では、ロックを使用してバリア同期処理を
行うため、ロックが解除されるまでの他のプロセッサが
全て待たされてバリア同期の処理に時間がかかるという
欠点があり、特にプロセッサ台数が多い場合に処理時間
の増加が顕著であり、マルチプロセッサの性能が低下す
るという問題がある。
同期処理方法では、ロックを使用してバリア同期処理を
行うため、ロックが解除されるまでの他のプロセッサが
全て待たされてバリア同期の処理に時間がかかるという
欠点があり、特にプロセッサ台数が多い場合に処理時間
の増加が顕著であり、マルチプロセッサの性能が低下す
るという問題がある。
【０００６】
【課題を解決するための手段】本発明は、ｎ個（ｎは２
以上の整数）のプロセッサと共有レジスタから構成され
前記プロセッサには各々ローカルレジスタを有するマル
チプロセッサシステムにおけるバリア同期処理方法にお
いて、ビット０はロックビット、ビット１からビットｎ
までの各ビットは各々前記ｎ個のプロセッサの１つに対
応するビット構成を有する前記共有レジスタと前記ロー
カルレジスタを予め用意し、各々の前記プロセッサが、
自プロセッサの前記ローカルレジスタの自プロセッサ対
応のビットをオンにし（ステップ２．２）、次に、ＴＳ
（Ｔｅｓｔ＆Ｓｅｔ）命令で前記ローカルレジスタの情
報と前記共有レジスタの情報を交換し（ステップ２．
３）、次に、前記交換により前記ローカルレジスタに得
た前記情報における全プロセッサのビットがオンかチェ
ックし（ステップ２．４）、前記全プロセッサのビット
が全てオンであればバリア同期終了とみなし、前記全プ
ロセッサのビットにおける１つのビットでもオンでなけ
れば前記ローカルレジスタにおける自プロセッサのビッ
ト以外のビットがすべてオンかチェックし（ステップ
２．５）、前記ステップ２．５におけるチェック結果す
べてオンでなければ前記ローカルレジスタの前記自プロ
セッサのビットをオンにし（ステップ２．６）た後、前
記ステップ２．３に戻り、前記ステップ２．５における
チェック結果すべてオンであれば前記ローカルレジスタ
の前記ビット０をオンにして前記ＴＳ命令で前記ローカ
ルレジスタの情報と前記共有レジスタの情報を交換する
（ステップ２．７）ことを特徴とする。
以上の整数）のプロセッサと共有レジスタから構成され
前記プロセッサには各々ローカルレジスタを有するマル
チプロセッサシステムにおけるバリア同期処理方法にお
いて、ビット０はロックビット、ビット１からビットｎ
までの各ビットは各々前記ｎ個のプロセッサの１つに対
応するビット構成を有する前記共有レジスタと前記ロー
カルレジスタを予め用意し、各々の前記プロセッサが、
自プロセッサの前記ローカルレジスタの自プロセッサ対
応のビットをオンにし（ステップ２．２）、次に、ＴＳ
（Ｔｅｓｔ＆Ｓｅｔ）命令で前記ローカルレジスタの情
報と前記共有レジスタの情報を交換し（ステップ２．
３）、次に、前記交換により前記ローカルレジスタに得
た前記情報における全プロセッサのビットがオンかチェ
ックし（ステップ２．４）、前記全プロセッサのビット
が全てオンであればバリア同期終了とみなし、前記全プ
ロセッサのビットにおける１つのビットでもオンでなけ
れば前記ローカルレジスタにおける自プロセッサのビッ
ト以外のビットがすべてオンかチェックし（ステップ
２．５）、前記ステップ２．５におけるチェック結果す
べてオンでなければ前記ローカルレジスタの前記自プロ
セッサのビットをオンにし（ステップ２．６）た後、前
記ステップ２．３に戻り、前記ステップ２．５における
チェック結果すべてオンであれば前記ローカルレジスタ
の前記ビット０をオンにして前記ＴＳ命令で前記ローカ
ルレジスタの情報と前記共有レジスタの情報を交換する
（ステップ２．７）ことを特徴とする。
【０００７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００８】図１は本発明のバリア同期処理方法が実施
されるシステム構成図であり、図２は本発明の一実施例
を示すバリア同期処理フロー図、図３は本発明のバリア
同期処理による動作説明図である。
されるシステム構成図であり、図２は本発明の一実施例
を示すバリア同期処理フロー図、図３は本発明のバリア
同期処理による動作説明図である。
【０００９】以下の例では、２プロセッサの場合につい
て説明するが、３プロセッサ以上の場合についても同様
である。
て説明するが、３プロセッサ以上の場合についても同様
である。
【００１０】本発明においても、ローカルレジスタと共
有レジスタの値を交換する命令としてＴＳ（Ｔest And
Set ）命令を使用する。即ち、共有レジスタの最上位ビ
ットがオフならば、ＴＳ命令は単純な交換命令として動
作する。
有レジスタの値を交換する命令としてＴＳ（Ｔest And
Set ）命令を使用する。即ち、共有レジスタの最上位ビ
ットがオフならば、ＴＳ命令は単純な交換命令として動
作する。
【００１１】図２を参照すると、各々のＰＥは、自ＰＥ
のローカルレジスタの自ＰＥのビットをオンにする（ス
テップ２．２）。次に、ＴＳ命令でローカルレジスタの
値と共有レジスタの値を交換する（ステップ２．３）。
次に、交換によりローカルレジスタに得た値の全ＰＥの
ビットがオンかチェックする（ステップ２．４）。全て
がオンであればバリア同期終了とみなしバリア終了とな
る（ステップ２．８）。全てのビットがオンでなけれ
ば、ローカルレジスタの自ＰＥのビット以外のビットが
すべてオンかチェックする（ステップ２．５）。ステッ
プ２．５がｎｏであれば、ローカルレジスタの自ＰＥの
ビットをオンにし（ステップ２．６）、ステップ２．３
に戻る。ステップ２．５でｙｅｓであれば、ローカルレ
ジスタのビット０をオンにしてＴＳ命令でローカルレジ
スタアの値と共有レジスタの値を交換して（ステップ
２．７）、ステップ２．８に進む。
のローカルレジスタの自ＰＥのビットをオンにする（ス
テップ２．２）。次に、ＴＳ命令でローカルレジスタの
値と共有レジスタの値を交換する（ステップ２．３）。
次に、交換によりローカルレジスタに得た値の全ＰＥの
ビットがオンかチェックする（ステップ２．４）。全て
がオンであればバリア同期終了とみなしバリア終了とな
る（ステップ２．８）。全てのビットがオンでなけれ
ば、ローカルレジスタの自ＰＥのビット以外のビットが
すべてオンかチェックする（ステップ２．５）。ステッ
プ２．５がｎｏであれば、ローカルレジスタの自ＰＥの
ビットをオンにし（ステップ２．６）、ステップ２．３
に戻る。ステップ２．５でｙｅｓであれば、ローカルレ
ジスタのビット０をオンにしてＴＳ命令でローカルレジ
スタアの値と共有レジスタの値を交換して（ステップ
２．７）、ステップ２．８に進む。
【００１２】次に、図３を用いて具体例を説明する。ま
ず、それぞれのＰＥ（プロセッサ）が自ＰＥ対応のビッ
トをオン（論理１）にした状態からスタートする（ステ
ップ３．１）。ＰＥ１がＴＳ命令を発行して（ステップ
３．２）、共有レジスタの値とローカルレジスタの値を
交換する（ステップ３．３）。ここでは、ロックビット
をオンにしてはいないので、共有レジスタのロックはさ
れず、共有レジスタのアクセスはどのＰＥからでも自由
にできる。次に、ＰＥ２がＴＳ命令を発行してローカル
レジスタと共有レジスタの値を交換する（ステップ３．
４）。ＰＥ２は、ローカルレジスタにコピーされた値の
自ＰＥのビットをオンにする（ステップ３．６）。ここ
で、全ＰＥのビットがオンになったので、ロックビット
もオンにする（ステップ３．７）。これによって、全ビ
ットがオンになった値が共有レジスタから交換されてし
まうのを防止する。ＰＥ２がＴＳ命令を発行して共有レ
ジスタと値を交換する（ステッフ３．８）。これで共有
レジスタのビットが全てオンになったのでバリア同期が
成立する。ロックビットがオンなので、他のＰＥからの
ＴＳ命令の発行にも書換られることがなく、他のＰＥも
この値を参照してすぐにバリアが成立する。
ず、それぞれのＰＥ（プロセッサ）が自ＰＥ対応のビッ
トをオン（論理１）にした状態からスタートする（ステ
ップ３．１）。ＰＥ１がＴＳ命令を発行して（ステップ
３．２）、共有レジスタの値とローカルレジスタの値を
交換する（ステップ３．３）。ここでは、ロックビット
をオンにしてはいないので、共有レジスタのロックはさ
れず、共有レジスタのアクセスはどのＰＥからでも自由
にできる。次に、ＰＥ２がＴＳ命令を発行してローカル
レジスタと共有レジスタの値を交換する（ステップ３．
４）。ＰＥ２は、ローカルレジスタにコピーされた値の
自ＰＥのビットをオンにする（ステップ３．６）。ここ
で、全ＰＥのビットがオンになったので、ロックビット
もオンにする（ステップ３．７）。これによって、全ビ
ットがオンになった値が共有レジスタから交換されてし
まうのを防止する。ＰＥ２がＴＳ命令を発行して共有レ
ジスタと値を交換する（ステッフ３．８）。これで共有
レジスタのビットが全てオンになったのでバリア同期が
成立する。ロックビットがオンなので、他のＰＥからの
ＴＳ命令の発行にも書換られることがなく、他のＰＥも
この値を参照してすぐにバリアが成立する。
【００１３】この方法によるＴＳ命令の発行回数は、Ｐ
Ｅ台数に対して穏かに上昇して、従来技術に比べるとＰ
Ｅ台数が増えれば増えるほど効果が顕著となる。
Ｅ台数に対して穏かに上昇して、従来技術に比べるとＰ
Ｅ台数が増えれば増えるほど効果が顕著となる。
【００１４】
【発明の効果】以上説明したように、本発明のバリア同
期処理方法は、ロックを使用しないで共有レジスタとロ
ーカルレジスタの値を交換することを主にバリア同期を
実現するため、各プロセッサが常に共有レジスタを定義
参照でき、プロセッサ台数が増えても高速にバリア同期
が実現できるという効果がある。
期処理方法は、ロックを使用しないで共有レジスタとロ
ーカルレジスタの値を交換することを主にバリア同期を
実現するため、各プロセッサが常に共有レジスタを定義
参照でき、プロセッサ台数が増えても高速にバリア同期
が実現できるという効果がある。
【図１】バリア同期処理が適用されるシステム構成例を
示す図である。
示す図である。
【図２】本発明のバリア同期処理の一実施例を示すフロ
ーチャートである。
ーチャートである。
【図３】本発明の動作を説明するためのフローチャート
である。
である。
【図４】共有レジスタの構成を示す図である。
【図５】従来例のバリア同期処理方法の一例を示すフロ
ーチャートである。
ーチャートである。
１．１，１．４ ＰＥ（プロセッサ） １．３ 共有レジスタ １．２，１．５ ローカルレジスタ ステップ２．１〜ステップ２．７ バリア同期処理フ
ローチャート
ローチャート
Claims (1)
- 【請求項１】 ｎ個（ｎは２以上の整数）のプロセッサ
と共有レジスタから構成され前記プロセッサには各々ロ
ーカルレジスタを有するマルチプロセッサシステムにお
けるバリア同期処理方法において、ビット０はロックビ
ット、ビット１からビットｎまでの各ビットは各々前記
ｎ個のプロセッサの１つに対応するビット構成を有する
前記共有レジスタと前記ローカルレジスタを予め用意
し、各々の前記プロセッサが、自プロセッサの前記ロー
カルレジスタの自プロセッサ対応のビットをオンにし
（ステップ２．２）、次に、ＴＳ（Ｔｅｓｔ＆Ｓｅｔ）
命令で前記ローカルレジスタの情報と前記共有レジスタ
の情報を交換し（ステップ２．３）、次に、前記交換に
より前記ローカルレジスタに得た前記情報における全プ
ロセッサのビットがオンかチェックし（ステップ２．
４）、前記全プロセッサのビットが全てオンであればバ
リア同期終了とみなし、前記全プロセッサのビットにお
ける１つのビットでもオンでなければ前記ローカルレジ
スタにおける自プロセッサのビット以外のビットがすべ
てオンかチェックし（ステップ２．５）、前記ステップ
２．５におけるチェック結果すべてオンでなければ前記
ローカルレジスタの前記自プロセッサのビットをオンに
し（ステップ２．６）た後、前記ステップ２．３に戻
り、前記ステップ２．５におけるチェック結果すべてオ
ンであれば前記ローカルレジスタの前記ビット０をオン
にして前記ＴＳ命令で前記ローカルレジスタの情報と前
記共有レジスタの情報を交換する（ステップ２．７）こ
とを特徴とするバリア同期処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19174295A JPH0944460A (ja) | 1995-07-27 | 1995-07-27 | バリア同期処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19174295A JPH0944460A (ja) | 1995-07-27 | 1995-07-27 | バリア同期処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0944460A true JPH0944460A (ja) | 1997-02-14 |
Family
ID=16279751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19174295A Pending JPH0944460A (ja) | 1995-07-27 | 1995-07-27 | バリア同期処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0944460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6516403B1 (en) | 1999-04-28 | 2003-02-04 | Nec Corporation | System for synchronizing use of critical sections by multiple processors using the corresponding flag bits in the communication registers and access control register |
| US7398376B2 (en) | 2001-03-23 | 2008-07-08 | International Business Machines Corporation | Instructions for ordering execution in pipelined processes |
-
1995
- 1995-07-27 JP JP19174295A patent/JPH0944460A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6516403B1 (en) | 1999-04-28 | 2003-02-04 | Nec Corporation | System for synchronizing use of critical sections by multiple processors using the corresponding flag bits in the communication registers and access control register |
| US7398376B2 (en) | 2001-03-23 | 2008-07-08 | International Business Machines Corporation | Instructions for ordering execution in pipelined processes |
| US7844802B2 (en) | 2001-03-23 | 2010-11-30 | International Business Machines Corporation | Instructions for ordering execution in pipelined processes |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981013 |