JPH03138962A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に信号の入出力端子
を有する半導体集積回路に関する。

〔従来の技術〕

従来の半導体集積回路は、第２図に示すように、チップ
領域８に設けた内部素子領域７と、チップ領域８の周縁
部に設けた入出力端子３と、内部素子領域７と入出力端
子３との間を接続し、且つクランク形にバターニングし
て設けた遅延素子９を備えて構成されている。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路は、入出力信号を遅延さ
せる場合、信号入出力端子は同一形状であり、容量も同
一なので、容量付加のために内部に接続される信号線の
線長を故意に長くして実現しておりこのためチップ面積
の増大を招くという欠点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、半導体基板上に設けた内部
素子領域と、前記内部素子領域に接続して設けた入出力
端子とを有する半導体集積回路において、前記入出力端
子に隣接して設けた容量素子と、前記入出力端子と前記
容量素子との間を選択的に接続又は切断して入出力端子
に付加する静寛容量を調整する配線又はヒユーズとを備
えている。

〔実施例〕

第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面拡大図である。

第１図（ａ）、（ｂ）に示すように、内部素子領域７を
設けたシリコン基板１のチップ領域８の周縁部に設けた
酸化シリコン膜２の上に内部素子領域７の回路に接続し
て設けた入出力端子３と、入出力端子３に隣接して設け
てそれぞれ異なる静電容量を有する容量素子を構成する
複数の容量電極４ａ、４ｂ、４ｃと、入出力端子３と容
量電極４ａ、４ｂ、４ｃのそれぞれに接続するヒユーズ
５ａ、５ｂ、５ｃと、入出力端子３の中央部以外を被覆
して設けた絶縁膜６から構成される。

次に、製法を説明する。

シリコン基板１上に内部素子領域７を形成し、厚さ０．
２〜０．５μｍ程度の酸化シリコン膜２を形成する９次
に、酸化シリコン膜２の上にアルミニウム層を堆積して
選択的にエツチングし、８０μｍＸ８０μｍ程度の面積
を有する信号入出力端子３と面積の異なる容量電極４ａ
、４ｂ　　４ｃと、入出力端子３と容量電極４ａ、４ｂ
、４ｃを接続するためのヒユーズ５ａ、５ｂ、５ｃを形
成する。その後表面保護膜として厚さ０．５μｍ程度の
絶縁膜６を選択的に形成する。

ここで、容量素子として酸化シリコン膜２を誘電体とし
シリコン基板１と容量電極４ａ、４ｂ。

４Ｃで構成する代りにシリコン基板にＰＮ接合を設けた
容量素子でもよい。この場合には、ＰＮ接合の単位面積
当りの容量が大きいので面積低減では非常に効果が大き
い。

なお、ヒユーズ５ａ、５ｂ、５ｃのいずれかを切断して
所望の容量素子の容量電極を選択する代りに所望の静電
容量を有する容量素子の容量電極と入出力端子間を選択
的に設けた上層の配線層で接続しても良い。

〔発明の効果〕

以上説明したように本発明は、信号の入出力端子に付加
すべき静電容量の容量素子をヒユーズ切断又は上層配線
により選択的に入出力端子に付加することにより入出力
端子と内部素子領域との間を小さくしてチップ面積を縮
減できるという効果を有する。

また、信号の受信側負荷の大小により信号間のスキュー
を調整するための遅延素子としての容量素子を入出力端
子を形成した後の工程で選択的に付加できるという効果
を有する。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面拡大図、第２図は従来の半導体集積回路
の平面図である。 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・入出力端子、４ａ、４ｂ、４ｃ・・・容量電極、５
ａ、５ｂ、５ｃ・・・ヒユーズ、６・・・絶縁膜、７・
・・内部素子領域、８・・・チップ領域。 月　１　図

Claims (1)

【特許請求の範囲】
1. 　半導体基板上に設けた内部素子領域と、前記内部素子
   領域に接続して設けた入出力端子とを有する半導体集積
   回路において、前記入出力端子に隣接して設けた容量素
   子と、前記入出力端子と前記容量素子との間を選択的に
   接続又は切断して入出力端子に付加する静電容量を調整
   する配線又はヒューズとを備えたことを特徴とする半導
   体集積回路。