JPH0786612A - モノリシック半導体デバイス - Google Patents
モノリシック半導体デバイスInfo
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- JPH0786612A JPH0786612A JP23031093A JP23031093A JPH0786612A JP H0786612 A JPH0786612 A JP H0786612A JP 23031093 A JP23031093 A JP 23031093A JP 23031093 A JP23031093 A JP 23031093A JP H0786612 A JPH0786612 A JP H0786612A
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- Japan
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- semiconductor substrate
- film
- capacitor
- sputtered
- semiconductor device
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 32
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、一枚の半導体基板の片面と他面の
両面に、回路構成素子をモノリシックに形成することに
より、チップサイズの小形化を図ることを目的とする。 【構成】 半導体基板の片面に、回路構成素子のうち、
その能動素子が形成され、他面に、前記回路構成素子の
うち、その受動素子が形成され、片面の能動素子と他面
の受動素子とが、バイアホールで接続されてなるモノリ
シック半導体デバイス。
両面に、回路構成素子をモノリシックに形成することに
より、チップサイズの小形化を図ることを目的とする。 【構成】 半導体基板の片面に、回路構成素子のうち、
その能動素子が形成され、他面に、前記回路構成素子の
うち、その受動素子が形成され、片面の能動素子と他面
の受動素子とが、バイアホールで接続されてなるモノリ
シック半導体デバイス。
Description
【０００１】
【産業上の利用分野】本発明は、能動素子と受動素子と
を、一枚の半導体基板の両面に形成したモノリシック半
導体デバイスに関する。
を、一枚の半導体基板の両面に形成したモノリシック半
導体デバイスに関する。
【０００２】
【従来の技術】従来、能動素子と受動素子との回路構成
素子よりなるモノリシック半導体デバイスは、図８に示
すように、一枚の半導体基板２０の片面にだけ、例えば
ＦＥＴ等の能動素子２１と例えばコンデンサ等の受動素
子２２とよりなる回路構成素子が、一体に形成されたも
のであった。
素子よりなるモノリシック半導体デバイスは、図８に示
すように、一枚の半導体基板２０の片面にだけ、例えば
ＦＥＴ等の能動素子２１と例えばコンデンサ等の受動素
子２２とよりなる回路構成素子が、一体に形成されたも
のであった。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うに一枚の半導体基板の片面にだけ回路構成素子を形成
した従来のモノリシック半導体デバイスは、コンデンサ
等の受動素子が大きな面積を必要とするため、小形化に
当たって、障害となっていた。また、コンデンサの容量
を変えずに、チップ面積の小形化を図るには、誘電率の
高い絶縁膜を使用したり、絶縁膜を薄くする方法が考え
られるが、これらの絶縁膜の成膜は困難であった。ま
た、インダクタにおいても、配線の形成技術上、大幅な
チップ面積の小形化は困難であった。
うに一枚の半導体基板の片面にだけ回路構成素子を形成
した従来のモノリシック半導体デバイスは、コンデンサ
等の受動素子が大きな面積を必要とするため、小形化に
当たって、障害となっていた。また、コンデンサの容量
を変えずに、チップ面積の小形化を図るには、誘電率の
高い絶縁膜を使用したり、絶縁膜を薄くする方法が考え
られるが、これらの絶縁膜の成膜は困難であった。ま
た、インダクタにおいても、配線の形成技術上、大幅な
チップ面積の小形化は困難であった。
【０００４】したがって、本発明は、一枚の半導体基板
の片面と他面の両面に、回路構成素子をモノリシックに
形成することにより、チップサイズの小形化を図ること
を目的とする。
の片面と他面の両面に、回路構成素子をモノリシックに
形成することにより、チップサイズの小形化を図ること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は、半導体基板の
片面に、回路構成素子のうち、その能動素子が形成さ
れ、他面に、前記回路構成素子のうち、その受動素子が
形成され、片面の能動素子と他面の受動素子とが、バイ
アホールで接続されてなるモノリシック半導体デバイス
としたものである。
片面に、回路構成素子のうち、その能動素子が形成さ
れ、他面に、前記回路構成素子のうち、その受動素子が
形成され、片面の能動素子と他面の受動素子とが、バイ
アホールで接続されてなるモノリシック半導体デバイス
としたものである。
【０００６】
【作用】本発明は、一枚の半導体基板の片面にはトラン
ジスタ、ダイオード等の能動素子を、他面にはコンデン
サ、インダクタ、レジスタ等の受動素子を、それぞれ区
分けして形成するので、チップサイズが小さくなる。そ
の製造方法においては、能動素子と受動素子の製法の違
いにより、片面と他面とに区分けして制作するので、製
造が簡単かつ容易となる。
ジスタ、ダイオード等の能動素子を、他面にはコンデン
サ、インダクタ、レジスタ等の受動素子を、それぞれ区
分けして形成するので、チップサイズが小さくなる。そ
の製造方法においては、能動素子と受動素子の製法の違
いにより、片面と他面とに区分けして制作するので、製
造が簡単かつ容易となる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１において、１はＧａＡｓ半導体基板で
ある。この半導体基板１の片面には、電界効果トランジ
スタ２と配線用電極３ａ、３ｂ、３ｃが、通常の半導体
製造技法により形成される。
て説明する。図１において、１はＧａＡｓ半導体基板で
ある。この半導体基板１の片面には、電界効果トランジ
スタ２と配線用電極３ａ、３ｂ、３ｃが、通常の半導体
製造技法により形成される。
【０００８】図２以下図７までは、図１において形成さ
れた電界効果トランジスタ２と特定の回路を構成する受
動素子、特にコンデンサを、半導体基板１の他面に、形
成する工程を示すものである。
れた電界効果トランジスタ２と特定の回路を構成する受
動素子、特にコンデンサを、半導体基板１の他面に、形
成する工程を示すものである。
【０００９】図２において、４は、半導体基板１の他面
に設けられたレジストパターンである。このレジストパ
ターン４は、片面の配線用電極３ａ、３ｃの直下に、開
口部４ａ、４ｂを有している。このレジストパターン４
をマスクとして、例えば硫酸系のエッチング液で、半導
体基板１をエッチングして、図３に示すように、片面の
配線用基板３ａ、３ｃに至るバイアホール５ａ、５ｂを
形成する。その後、レジストパターン４は除去される。
に設けられたレジストパターンである。このレジストパ
ターン４は、片面の配線用電極３ａ、３ｃの直下に、開
口部４ａ、４ｂを有している。このレジストパターン４
をマスクとして、例えば硫酸系のエッチング液で、半導
体基板１をエッチングして、図３に示すように、片面の
配線用基板３ａ、３ｃに至るバイアホール５ａ、５ｂを
形成する。その後、レジストパターン４は除去される。
【００１０】次に、図４に示すように、半導体基板１の
他面に、スパッタリングでＡｕスパッタ膜６を形成す
る。次いで、バイアホール５ｂおよびその周辺に、レジ
スト７を形成する。次ぎに、レジスト７をマスクとし
て、図５に示すように、メッキにより、Ａｕメッキ膜６
ａをＡｕスパッタ膜６の上に、堆積させる。その後、レ
ジスト７をリフトオフする。そして、ヨウ化カリウム系
のエッチング液で、Ａｕメッキ膜６ａのない部分のＡｕ
スパッタ膜６をエッチングして除去する。すると、残っ
たＡｕスパッタ膜６とＡｕメッキ膜６ａとは、コンデン
サの片側電極となる。
他面に、スパッタリングでＡｕスパッタ膜６を形成す
る。次いで、バイアホール５ｂおよびその周辺に、レジ
スト７を形成する。次ぎに、レジスト７をマスクとし
て、図５に示すように、メッキにより、Ａｕメッキ膜６
ａをＡｕスパッタ膜６の上に、堆積させる。その後、レ
ジスト７をリフトオフする。そして、ヨウ化カリウム系
のエッチング液で、Ａｕメッキ膜６ａのない部分のＡｕ
スパッタ膜６をエッチングして除去する。すると、残っ
たＡｕスパッタ膜６とＡｕメッキ膜６ａとは、コンデン
サの片側電極となる。
【００１１】次に、図６に示すように、半導体基板１の
他面全面に、プラズマＣＶＤ等により、例えばＳｉＮ等
の誘電体膜８を、形成した後、バイアホール５ｂ部分の
誘電体膜８を除去する。
他面全面に、プラズマＣＶＤ等により、例えばＳｉＮ等
の誘電体膜８を、形成した後、バイアホール５ｂ部分の
誘電体膜８を除去する。
【００１２】最後に、図４〜図５と同じ要領で、図７に
示すように、コンデンサの他方の電極、即ちＡｕスパッ
タ膜９およびＡｕメッキ膜９ａを形成し、これらの上
を、保護膜１０で覆って、本実施例に係るモノリシック
半導体デバイスは完成する。半導体基板１の他面に形成
されたコンデンサの片方電極６（６ａ）は、バイアホー
ル５ａを介して片面の配線用電極３ａと接続され、コン
デンサの他方電極９（９ａ）は、バイアホール５ｂを介
して片面の配線用電極３ｃと接続される。
示すように、コンデンサの他方の電極、即ちＡｕスパッ
タ膜９およびＡｕメッキ膜９ａを形成し、これらの上
を、保護膜１０で覆って、本実施例に係るモノリシック
半導体デバイスは完成する。半導体基板１の他面に形成
されたコンデンサの片方電極６（６ａ）は、バイアホー
ル５ａを介して片面の配線用電極３ａと接続され、コン
デンサの他方電極９（９ａ）は、バイアホール５ｂを介
して片面の配線用電極３ｃと接続される。
【００１３】なお、上記実施例における図面において
は、半導体基板の片面の保護膜は省略している。さら
に、一部の工程においては、片面に保護用レジストを塗
布して、加工を行う。
は、半導体基板の片面の保護膜は省略している。さら
に、一部の工程においては、片面に保護用レジストを塗
布して、加工を行う。
【００１４】また、半導体基板の片面と他面の接続は、
バイアーホールに限らず、ワイヤボンディングで接続し
てもよい。
バイアーホールに限らず、ワイヤボンディングで接続し
てもよい。
【００１５】また、上記実施例においては、受動素子と
して、コンデンサのみを示したが、この他に、インダク
タ、レジスタ等も形成するものである。
して、コンデンサのみを示したが、この他に、インダク
タ、レジスタ等も形成するものである。
【００１６】
【発明の効果】本発明は、一枚の半導体基板の片面に能
動素子を、他面に受動素子を、それぞれ区分けして形成
するので、チップサイズが小さくなる。また、能動素子
と受動素子を、半導体基板の片面と他面とに区分けして
制作するので、製造が簡単かつ容易となる。
動素子を、他面に受動素子を、それぞれ区分けして形成
するので、チップサイズが小さくなる。また、能動素子
と受動素子を、半導体基板の片面と他面とに区分けして
制作するので、製造が簡単かつ容易となる。
【図１】 半導体基板の片面に能動素子を形成する工程
図
図
【図２】 半導体基板の他面にレジストパターンを形成
する工程図
する工程図
【図３】 半導体基板にバイアホールを形成する工程図
【図４】 半導体基板の他面にＡｕスパッタ膜を形成す
る工程図
る工程図
【図５】 半導体基板の他面に片方のコンデンサ電極を
形成する工程図
形成する工程図
【図６】 コンデンサの誘電体膜を形成する工程図
【図７】 本実施例の完成図
【図８】 従来例を示す図
１ 半導体基板 ２ 電界効果トランジスタ ３ａ、３ｂ、３ｃ 配線用電極 ４ レジストパターン ５ａ、５ｂ バイアホール ６ Ａｕスパッタ膜 ６ａ Ａｕメッキ膜 ７ レジスト ８ 誘電体膜 ９ Ａｕスパッタ膜 ９ａ Ａｕメッキ膜 １０ 保護膜
Claims (1)
- 【請求項１】 半導体基板の片面に、回路構成素子のう
ち、その能動素子が形成され、他面に、前記回路構成素
子のうち、その受動素子が形成され、片面の能動素子と
他面の受動素子とが、バイアホールで接続されてなるモ
ノリシック半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23031093A JPH0786612A (ja) | 1993-09-16 | 1993-09-16 | モノリシック半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23031093A JPH0786612A (ja) | 1993-09-16 | 1993-09-16 | モノリシック半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786612A true JPH0786612A (ja) | 1995-03-31 |
Family
ID=16905835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23031093A Pending JPH0786612A (ja) | 1993-09-16 | 1993-09-16 | モノリシック半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786612A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8350382B2 (en) | 2007-09-21 | 2013-01-08 | Infineon Technologies Ag | Semiconductor device including electronic component coupled to a backside of a chip |
| US9164404B2 (en) | 2008-09-19 | 2015-10-20 | Intel Corporation | System and process for fabricating semiconductor packages |
| US9165841B2 (en) | 2008-09-19 | 2015-10-20 | Intel Corporation | System and process for fabricating semiconductor packages |
-
1993
- 1993-09-16 JP JP23031093A patent/JPH0786612A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8350382B2 (en) | 2007-09-21 | 2013-01-08 | Infineon Technologies Ag | Semiconductor device including electronic component coupled to a backside of a chip |
| US9164404B2 (en) | 2008-09-19 | 2015-10-20 | Intel Corporation | System and process for fabricating semiconductor packages |
| US9165841B2 (en) | 2008-09-19 | 2015-10-20 | Intel Corporation | System and process for fabricating semiconductor packages |
| US9874820B2 (en) | 2008-09-19 | 2018-01-23 | Intel Deutschland Gmbh | System and process for fabricating semiconductor packages |
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