JPH03139014A - Ｔｔｌ／ｍｏｓレベル変換回路 - Google Patents
Ｔｔｌ／ｍｏｓレベル変換回路Info
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- JPH03139014A JPH03139014A JP1275888A JP27588889A JPH03139014A JP H03139014 A JPH03139014 A JP H03139014A JP 1275888 A JP1275888 A JP 1275888A JP 27588889 A JP27588889 A JP 27588889A JP H03139014 A JPH03139014 A JP H03139014A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
ＴＴＬ／ＭＯＳレベル変換回路、特に、半導体装置の入
力初段回路に設けられ、外部からのＴＴＬレベルの信号
を内部のＭＯ３回路用論理レベルに変換するための回路
構成に関し、 ＴＴＬ／ＭＯＳレベル変換を低消費電力で行うことを目
的とし、 第１の電源ラインと、該第１の電源ラインよりも低電位
の第２の電源ラインと、ＴＴＬレベルの入力信号に応答
し、ｎチャネルＭＯＳトランジスタが前記第２の電源ラ
インに接続されている相補型ＭＯＳインバータと、該相
補型ＭＯＳインバータのｐチャネルＭＯＳトランジスタ
と前記第１の電源ラインの間に接続され、定電圧に応答
してノーマリ・オン状態となるｎチャネルＭＯＳトラン
ジスタとを具備するように構成する。
力初段回路に設けられ、外部からのＴＴＬレベルの信号
を内部のＭＯ３回路用論理レベルに変換するための回路
構成に関し、 ＴＴＬ／ＭＯＳレベル変換を低消費電力で行うことを目
的とし、 第１の電源ラインと、該第１の電源ラインよりも低電位
の第２の電源ラインと、ＴＴＬレベルの入力信号に応答
し、ｎチャネルＭＯＳトランジスタが前記第２の電源ラ
インに接続されている相補型ＭＯＳインバータと、該相
補型ＭＯＳインバータのｐチャネルＭＯＳトランジスタ
と前記第１の電源ラインの間に接続され、定電圧に応答
してノーマリ・オン状態となるｎチャネルＭＯＳトラン
ジスタとを具備するように構成する。
〔産業上の利用分野］
本発明は、ＴＴＬ／ＭＯＳレベル変換回路に関し、特に
、半導体装置の入力初段回路に設けられ、外部からのト
ランジスタ・トランジスタ・ロジック（ＴＴＬ）レベル
の信号を内部の金属・酸化物・半導体（ＭＯＳ）回路用
論理レベル（ＭＯＳレベル）に変換するための回路構成
に関する。
、半導体装置の入力初段回路に設けられ、外部からのト
ランジスタ・トランジスタ・ロジック（ＴＴＬ）レベル
の信号を内部の金属・酸化物・半導体（ＭＯＳ）回路用
論理レベル（ＭＯＳレベル）に変換するための回路構成
に関する。
第１２図に従来形の一例としてのＴＴＬ／ＭＯＳレベル
変換回路の構成が示される。
変換回路の構成が示される。
図示の回路は、高電位の電源ラインＶｃｃ （５Ｖ）と
低電位の電源ラインνｓｓ （ＯＶ）の間に直列に接続
されたｐチャネルトランジスタＱＰＯおよびＴＴＬレベ
ルの入力信号ＩＮに応答する相補型ＭＯ３（ＣＭＯＳ）
インバータ（ｐチャネルトランジスタＱＰＩおよびｎチ
ャネルトランジスタＱＮ１）と、同じく電源ラインＶｃ
ｃ とＶｓｓの間に接続され、該ＣＭＯＳインバータの
出力に応答して内部回路に接続する第２のＣＭＯＳイン
バータ（ＰチャネルトランジスタＱＰ２およびｎチャネ
ルトランジスタロＮ２）とから構成されている。
低電位の電源ラインνｓｓ （ＯＶ）の間に直列に接続
されたｐチャネルトランジスタＱＰＯおよびＴＴＬレベ
ルの入力信号ＩＮに応答する相補型ＭＯ３（ＣＭＯＳ）
インバータ（ｐチャネルトランジスタＱＰＩおよびｎチ
ャネルトランジスタＱＮ１）と、同じく電源ラインＶｃ
ｃ とＶｓｓの間に接続され、該ＣＭＯＳインバータの
出力に応答して内部回路に接続する第２のＣＭＯＳイン
バータ（ＰチャネルトランジスタＱＰ２およびｎチャネ
ルトランジスタロＮ２）とから構成されている。
また、ｐチャネルトランジスタＱＰＯのゲートには定電
圧Ｖｓｓが印加され、それによって該トランジスタはノ
ーマリ・オン状態となる。従って、ＣＭＯＳインバータ
のｐチャネルトランジスタＱＰＩのソース電位は５■程
度となっている。なお、ＴＴＬ入力０．８Ｖ（”Ｌ”レ
ベル）〜２．４■じＨ”レベル）に追従させるために、
通常、ＣＭＯＳインバータ（ＱＰＩ、ＱＮ１）のスレッ
ショルドレベル力の中間値（１．６Ｖ）程度に設定され
る。
圧Ｖｓｓが印加され、それによって該トランジスタはノ
ーマリ・オン状態となる。従って、ＣＭＯＳインバータ
のｐチャネルトランジスタＱＰＩのソース電位は５■程
度となっている。なお、ＴＴＬ入力０．８Ｖ（”Ｌ”レ
ベル）〜２．４■じＨ”レベル）に追従させるために、
通常、ＣＭＯＳインバータ（ＱＰＩ、ＱＮ１）のスレッ
ショルドレベル力の中間値（１．６Ｖ）程度に設定され
る。
この構成において、ＴＴＬ入力信号ＩＮが“し”レベル
（０．８Ｖ）の時、ＣＭＯＳインバータのｐチャネルト
ランジスタＱＰＩのゲート・ソース間には約−４．２
Ｖの電圧が加わるため、該トランジスタは十分にオン状
態となり、そのドレイン電位はほぼ５ｖ（“Ｈ”レベル
）となる。また、ｎチャネルトランジスタＱＮＩのゲー
ト・ソース間にはスレッショルドレベルに近い電圧（０
．８Ｖ）が加わるため、該トランジスタＱＮＩも辛ろう
じてオン状態となる。
（０．８Ｖ）の時、ＣＭＯＳインバータのｐチャネルト
ランジスタＱＰＩのゲート・ソース間には約−４．２
Ｖの電圧が加わるため、該トランジスタは十分にオン状
態となり、そのドレイン電位はほぼ５ｖ（“Ｈ”レベル
）となる。また、ｎチャネルトランジスタＱＮＩのゲー
ト・ソース間にはスレッショルドレベルに近い電圧（０
．８Ｖ）が加わるため、該トランジスタＱＮＩも辛ろう
じてオン状態となる。
従って、この場合過渡的に、電源ラインＶｃｃからトラ
ンジスタロｐｏ， ｑｐｔおよびＱＮＩを介して電源ラ
インＶｓｓに貫通電流が流れる。
ンジスタロｐｏ， ｑｐｔおよびＱＮＩを介して電源ラ
インＶｓｓに貫通電流が流れる。
一方、ＴＴＬ入力信号ＩＮが“Ｈ”レベル（２．４Ｖ）
の場合には、ｐチャネルトランジスタＱＰＩおよびｎチ
ャネルトランジスタＱＮＩの各ゲート・ソース間にそれ
ぞれ約−２．６■、＋２．４ Ｖの電圧が加わり、いず
れのトランジスタも十分にオン状態となる。この時、ｎ
チャネルトランジスタＱＮＩに着目すれば、バイアス条
件は、ドレイン電位が約５Ｖ、ソース電位が０■、ゲー
ト電位が２．４■となり、ＴＴＬ入力が“Ｌ”レベルの
場合に比べて大きな貫通電流（大体において５０〜１０
０μＡ程度の貫通電流）が流れる。
の場合には、ｐチャネルトランジスタＱＰＩおよびｎチ
ャネルトランジスタＱＮＩの各ゲート・ソース間にそれ
ぞれ約−２．６■、＋２．４ Ｖの電圧が加わり、いず
れのトランジスタも十分にオン状態となる。この時、ｎ
チャネルトランジスタＱＮＩに着目すれば、バイアス条
件は、ドレイン電位が約５Ｖ、ソース電位が０■、ゲー
ト電位が２．４■となり、ＴＴＬ入力が“Ｌ”レベルの
場合に比べて大きな貫通電流（大体において５０〜１０
０μＡ程度の貫通電流）が流れる。
いずれにせよ、ＣＭＯＳインバータを通して貫通電流が
流れ、特に、ＴＴＬ入力が“１１”レベルの場合には相
対的に多くの貫通電流が流れるため、それに応じて消費
電力も増大するという欠点を生じていた。
流れ、特に、ＴＴＬ入力が“１１”レベルの場合には相
対的に多くの貫通電流が流れるため、それに応じて消費
電力も増大するという欠点を生じていた。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、半導体装置の入力初段回路においてＴＴＬ／
ＭＯＳレベル変換を低消費電力で行うことができる回路
構成を提供することを目的としている。
たもので、半導体装置の入力初段回路においてＴＴＬ／
ＭＯＳレベル変換を低消費電力で行うことができる回路
構成を提供することを目的としている。
上記課題を解決するため、本発明によれば、半導体装置
の入力初段回路に設けられるＴＴＬ／ＭＯＳレベル変換
回路であって、第１の電源ラインと、該第１の電源ライ
ンよりも低電位の第２の電源ラインと、ＴＴＬレベルの
入力信号に応答し、ｎチャネルＭＯＳトランジスタが前
記第２の電源ラインに接続されているＣ Ｍ ＯＳイン
バータと、該ＣＭＯＳインバータのｐチャネルＭＯＳト
ランジスタと前記第１の電源ラインの間に接続され、定
電圧に応答してノーマリ・オン状態となるｎチャネルＭ
ＯＳトランジスタとを具備することを特徴とするＴＴＬ
／ＭＯＳレベル変換回路が提供される。
の入力初段回路に設けられるＴＴＬ／ＭＯＳレベル変換
回路であって、第１の電源ラインと、該第１の電源ライ
ンよりも低電位の第２の電源ラインと、ＴＴＬレベルの
入力信号に応答し、ｎチャネルＭＯＳトランジスタが前
記第２の電源ラインに接続されているＣ Ｍ ＯＳイン
バータと、該ＣＭＯＳインバータのｐチャネルＭＯＳト
ランジスタと前記第１の電源ラインの間に接続され、定
電圧に応答してノーマリ・オン状態となるｎチャネルＭ
ＯＳトランジスタとを具備することを特徴とするＴＴＬ
／ＭＯＳレベル変換回路が提供される。
また好適には、上記ＣＭＯＳインバータのｎチャネルＭ
ＯＳトランジスタと第２の電源ラインの間に、定電圧に
応答してノーマリ・オン状態となるｐチャネルＭＯＳト
ランジスタが接続されていてもよい。
ＯＳトランジスタと第２の電源ラインの間に、定電圧に
応答してノーマリ・オン状態となるｐチャネルＭＯＳト
ランジスタが接続されていてもよい。
さらに好適には、上記ノーマリ・オン状態となるｐチャ
ネルＭＯＳトランジスタのゲートに印加される定電圧が
第２の電源ライン用の電源パッドから直接供給されるよ
うにしてもよい。
ネルＭＯＳトランジスタのゲートに印加される定電圧が
第２の電源ライン用の電源パッドから直接供給されるよ
うにしてもよい。
また、上記ノーマリ・オン状態となるｎチャネルＭＯＳ
トランジスタおよびＣＭＯＳインバータのｎチャネルＭ
ＯＳトランジスタの代わりに、ＴＴＬレベルの入力信号
に応答するｎｐｎバイポーラトランジスタを設けてもよ
いし、あるいは、上記ノーマリ・オン状態となるｎチャ
ネルＭＯＳトランジスタの代わりにｎｐｎバイポーラト
ランジスタを設けてもよい。
トランジスタおよびＣＭＯＳインバータのｎチャネルＭ
ＯＳトランジスタの代わりに、ＴＴＬレベルの入力信号
に応答するｎｐｎバイポーラトランジスタを設けてもよ
いし、あるいは、上記ノーマリ・オン状態となるｎチャ
ネルＭＯＳトランジスタの代わりにｎｐｎバイポーラト
ランジスタを設けてもよい。
上述した基本的な構成によれば、ＣＭＯＳインバータの
ｎチャネルＭＯＳトランジスタのソース電位は、ノーマ
リ・オン状態となるｎチャネルＭＯＳトランジスタに加
わる定電圧よりも更にそのスレッショルドレベルの分だ
け低くなる。従って、ＴＴＬ入力信号が“Ｈ”レベルの
時に該ｐチャネルＭＯＳトランジスタのゲート・ソース
間に加わる電圧をそのスレッショルドレベル以下に下げ
ることが可能となる。この時、ｐチャネルＭＯ３！−ラ
ンジスタはカットオフ状態となるので、ＣＭＯＳインバ
ータには貫通電流は流れない。
ｎチャネルＭＯＳトランジスタのソース電位は、ノーマ
リ・オン状態となるｎチャネルＭＯＳトランジスタに加
わる定電圧よりも更にそのスレッショルドレベルの分だ
け低くなる。従って、ＴＴＬ入力信号が“Ｈ”レベルの
時に該ｐチャネルＭＯＳトランジスタのゲート・ソース
間に加わる電圧をそのスレッショルドレベル以下に下げ
ることが可能となる。この時、ｐチャネルＭＯ３！−ラ
ンジスタはカットオフ状態となるので、ＣＭＯＳインバ
ータには貫通電流は流れない。
つまり、従来形においてＴＴＬ人力が“Ｈ”レベルの時
に最大の貫通電流が流れていた状態を回避することがで
き、それによって消費電力の低減化を図ることが可能と
なる。
に最大の貫通電流が流れていた状態を回避することがで
き、それによって消費電力の低減化を図ることが可能と
なる。
また、定電圧に応答してノーマリ・オン状態となるＰチ
ャネルＭＯＳトランジスタをＣＭＯＳインバータのｎチ
ャネルＭＯＳトランジスタと第２の電源ラインの間に接
続した場合には、該ｎチャネルＭＯＳトランジスタのソ
ース電位は該ｐチャネルＭＯＳトランジスタのスレッシ
ョルドレベルの分だけ高くなるので、ＴＴＬ入力信号が
“し”レベルの時にＨＫ ｎチャネルＭＯＳトランジス
タのゲート・ソース間に加わる電圧をそのスレッショル
ドレベル以下に下げることができる。
ャネルＭＯＳトランジスタをＣＭＯＳインバータのｎチ
ャネルＭＯＳトランジスタと第２の電源ラインの間に接
続した場合には、該ｎチャネルＭＯＳトランジスタのソ
ース電位は該ｐチャネルＭＯＳトランジスタのスレッシ
ョルドレベルの分だけ高くなるので、ＴＴＬ入力信号が
“し”レベルの時にＨＫ ｎチャネルＭＯＳトランジス
タのゲート・ソース間に加わる電圧をそのスレッショル
ドレベル以下に下げることができる。
従ってこの場合、ｎチャネルＭＯＳトランジスタはカッ
トオフ状態となり、貫通電流は流れず、上記の基本的な
構成に比してより一層の低消費電力化が可能となる。
トオフ状態となり、貫通電流は流れず、上記の基本的な
構成に比してより一層の低消費電力化が可能となる。
さらに、ノーマリ・オン状態となるｐチャネルＭＯＳト
ランジスタのゲートに印加される定電圧を第２の電源ラ
イン用の電源パッドから直接供給するようにすれば、ノ
イズの影響を受けない高信顛度の動作を期待できる。
ランジスタのゲートに印加される定電圧を第２の電源ラ
イン用の電源パッドから直接供給するようにすれば、ノ
イズの影響を受けない高信顛度の動作を期待できる。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第１図には本発明の一実施例としてのＴＴＬ／ＭＯＳレ
ベル変換回路の構成が示され、例えば半導体メモリ装置
の入力初段回路の一部として構成される。
ベル変換回路の構成が示され、例えば半導体メモリ装置
の入力初段回路の一部として構成される。
本実施例のＴＴＬ／ＭＯＳレベル変換回路は、低電位の
電源ラインＶｓｓ （ＯＶ）側に接続され、ＴＴＬ入力
信号ＩＮに応答するＣＭＯＳインバータ（ｐチャネルＭ
ＯＳトランジスタロおよびｎチャネルＭＯＳトランジス
タロ２）と、高電位の電源ラインＶｃｃ （５Ｖ）と該
ＣＭＯＳインバータの間に接続され、定電圧ｖ０に応答
してノーマリ・オン状態となるｎチャネルＭＯＳトラン
ジスタＱ３と、ＣＭＯＳインバータの出力端と電源ライ
ンＶｃｃとの間に接続され、ノード■の電位に応答する
帰還回路としてのｐチャネルＭＯＳトランジスタＱ４と
、電源ラインＶｃｃとＶｓｓの間に、接続され、ＣＭＯ
Ｓインバータ（口１ 、 Ｑ２）の出力に応答する第２
のＣＭＯＳインバータ（ｐチャネルＭＯＳトランジスタ
ロ５およびｎチャネルＭＯＳトランジスタＱ６）と、上
記ｎチャネルＭＯＳトランジスタＱ３のゲートに定電圧
ｖ８を供給するための定電圧回路ＣＶとから構成されて
いる。
電源ラインＶｓｓ （ＯＶ）側に接続され、ＴＴＬ入力
信号ＩＮに応答するＣＭＯＳインバータ（ｐチャネルＭ
ＯＳトランジスタロおよびｎチャネルＭＯＳトランジス
タロ２）と、高電位の電源ラインＶｃｃ （５Ｖ）と該
ＣＭＯＳインバータの間に接続され、定電圧ｖ０に応答
してノーマリ・オン状態となるｎチャネルＭＯＳトラン
ジスタＱ３と、ＣＭＯＳインバータの出力端と電源ライ
ンＶｃｃとの間に接続され、ノード■の電位に応答する
帰還回路としてのｐチャネルＭＯＳトランジスタＱ４と
、電源ラインＶｃｃとＶｓｓの間に、接続され、ＣＭＯ
Ｓインバータ（口１ 、 Ｑ２）の出力に応答する第２
のＣＭＯＳインバータ（ｐチャネルＭＯＳトランジスタ
ロ５およびｎチャネルＭＯＳトランジスタＱ６）と、上
記ｎチャネルＭＯＳトランジスタＱ３のゲートに定電圧
ｖ８を供給するための定電圧回路ＣＶとから構成されて
いる。
この定電圧回路Ｃｖは、電源ラインＶｃｃとＶｓｓの間
に直列に接続された抵抗器Ｒおよび５個のシリコンダイ
オードＤＩ−Ｄ５からなり、該抵抗器とダイオードＤ１
の接続点より上記定電圧ｖ０が取り出される。各シリコ
ンダイオードの順方向電圧降下を約０゜７■とすると、
定電圧ｖ０は約３−５Ｖ （第２図参照）に設定される
。ｎチャネルＭＯＳトランジスタロ３はこの定電圧ｖ０
に応答してノーマリ・オン状態となっているので、ＣＭ
ＯＳインバータのｐチャネルＭＯＳトランジスタロ１の
ソース電位は、トランジスタＱ３のスレッショルドレベ
ルの分だけ該定電圧ｖ０よりも低い電位（約２．６Ｖ）
となっている。
に直列に接続された抵抗器Ｒおよび５個のシリコンダイ
オードＤＩ−Ｄ５からなり、該抵抗器とダイオードＤ１
の接続点より上記定電圧ｖ０が取り出される。各シリコ
ンダイオードの順方向電圧降下を約０゜７■とすると、
定電圧ｖ０は約３−５Ｖ （第２図参照）に設定される
。ｎチャネルＭＯＳトランジスタロ３はこの定電圧ｖ０
に応答してノーマリ・オン状態となっているので、ＣＭ
ＯＳインバータのｐチャネルＭＯＳトランジスタロ１の
ソース電位は、トランジスタＱ３のスレッショルドレベ
ルの分だけ該定電圧ｖ０よりも低い電位（約２．６Ｖ）
となっている。
なお、ＴＴＬ入力が印加されるＣＭＯＳインバータ（Ｑ
ｌ、Ｑ２）のゲートをノード■、ｐチャネルＭＯＳトラ
ンジスタＱｌのソース側をノード■、ｎチャネルＭＯ５
）ランジスタＱ３のゲートをノード■、ＣＭＯＳイ７バ
インバータ１．Ｑ２）（Ｄ出力端をノート■、そして、
ＣＭＯＳインバータ（Ｑ５．Ｑ６）の出力端をノード■
とする 第２図には第１図回路の各部における動作タイミング波
形が示される。前述したように、ノード■の電位は約２
．６ｖ、ノード■の電位は約３．５■に一定化されてい
る。
ｌ、Ｑ２）のゲートをノード■、ｐチャネルＭＯＳトラ
ンジスタＱｌのソース側をノード■、ｎチャネルＭＯ５
）ランジスタＱ３のゲートをノード■、ＣＭＯＳイ７バ
インバータ１．Ｑ２）（Ｄ出力端をノート■、そして、
ＣＭＯＳインバータ（Ｑ５．Ｑ６）の出力端をノード■
とする 第２図には第１図回路の各部における動作タイミング波
形が示される。前述したように、ノード■の電位は約２
．６ｖ、ノード■の電位は約３．５■に一定化されてい
る。
同図に示されるように、ＴＴＬ入力（ノード■の電位）
が”Ｌ″ＩｚＩｚヘル８Ｖ） （７）時、ＣＭＯＳイン
バータのｐチャネルＭＯＳトランジスタＱｌのゲート・
ソース間には約−１，８Ｖの電圧が加わるため、該トラ
ンジスタは十分にオン状態となり、そのドレイン電位（
ノード■の電位）は、ｐチャネルＭＯＳトランジスタロ
４のオンによってほぼＶｃｃのレベルとなる。また、ｎ
チャネルＭＯＳトランジスタＱ２のゲート・ソース間に
はスレッショルドレベルに近い電圧（０，８Ｖ）が加わ
るため、該トランジスタＱ２も辛ろうしてオン状態とな
る。従って、この場合過渡的に、電源ラインＶｃｃから
トランジスタＱ３．Ｑ１および０２を介して電源ライン
Ｖｓｓに貫通電流が流れる。
が”Ｌ″ＩｚＩｚヘル８Ｖ） （７）時、ＣＭＯＳイン
バータのｐチャネルＭＯＳトランジスタＱｌのゲート・
ソース間には約−１，８Ｖの電圧が加わるため、該トラ
ンジスタは十分にオン状態となり、そのドレイン電位（
ノード■の電位）は、ｐチャネルＭＯＳトランジスタロ
４のオンによってほぼＶｃｃのレベルとなる。また、ｎ
チャネルＭＯＳトランジスタＱ２のゲート・ソース間に
はスレッショルドレベルに近い電圧（０，８Ｖ）が加わ
るため、該トランジスタＱ２も辛ろうしてオン状態とな
る。従って、この場合過渡的に、電源ラインＶｃｃから
トランジスタＱ３．Ｑ１および０２を介して電源ライン
Ｖｓｓに貫通電流が流れる。
一方、ＴＴＬ入力（ノード■の電位）が“ｌ”レベル（
２，４Ｖ）の時、ｎチャネルＭＯＳトランジスタＱ２の
ゲート・ソース間には２．８■の電圧が加わり該トラン
ジスタ（１２は十分にオン状態となるが、ｐチャネルＭ
ＯＳトランジスタＱｌのゲート・ソース間には約−〇、
２ｖの電圧しか加わらないため、該トランジスタＱ１は
カットオフ状態となる。従っテコノ場合、ＣＭＯＳイン
バータ（Ｑｌ、Ｑ２） ニ貫通電流は流れない。
２，４Ｖ）の時、ｎチャネルＭＯＳトランジスタＱ２の
ゲート・ソース間には２．８■の電圧が加わり該トラン
ジスタ（１２は十分にオン状態となるが、ｐチャネルＭ
ＯＳトランジスタＱｌのゲート・ソース間には約−〇、
２ｖの電圧しか加わらないため、該トランジスタＱ１は
カットオフ状態となる。従っテコノ場合、ＣＭＯＳイン
バータ（Ｑｌ、Ｑ２） ニ貫通電流は流れない。
前述したように、本来、貫通電流はＴＴＬ入力レベルが
“Ｌ”レベルの時よりもＨ”レベルの時の方が多く流れ
るが、本実施例の構成によれば、このＴＴＬ入力レベル
が“Ｈ”レベルの時に貫通電流をカットするようにして
いるので、従来形に比して貫通電流を大幅に（ＣＭＯＳ
インバータ１段当た９数十μＡ程度に）減少することが
できる。これは、消費電力の低減化に寄与する。
“Ｌ”レベルの時よりもＨ”レベルの時の方が多く流れ
るが、本実施例の構成によれば、このＴＴＬ入力レベル
が“Ｈ”レベルの時に貫通電流をカットするようにして
いるので、従来形に比して貫通電流を大幅に（ＣＭＯＳ
インバータ１段当た９数十μＡ程度に）減少することが
できる。これは、消費電力の低減化に寄与する。
第３図には本発明の他の実施例の回路構成が示される。
本実施例が上記実施例（第１図）と構成上異なる点は、
（１）ＣＭＯＳインバータのｎチャネルＭＯＳトランジ
スタＱ２と電源ラインＶｓｓの間に、定電圧Ｖｓｓに応
答してノーマリ・オン状態となるｐチャネルＭＯＳトラ
ンジスタＱ７を接続したこと、（２）ノード■の電位に
応答する帰還路としてのｐチャネルＭＯＳｌ−ランジス
タＱ４の代わりに、ノード■の電位に応答する帰還路と
してのＣＭＯＳインバータ（ｐチャネルＭＯＳｌ−ラン
ジスタＱ８およびｎチャネルＭＯＳトランジスタＱ９）
をＣＭＯＳインバータ（Ｑ５．Ｑ６）の後段に設けたこ
と、である。
（１）ＣＭＯＳインバータのｎチャネルＭＯＳトランジ
スタＱ２と電源ラインＶｓｓの間に、定電圧Ｖｓｓに応
答してノーマリ・オン状態となるｐチャネルＭＯＳトラ
ンジスタＱ７を接続したこと、（２）ノード■の電位に
応答する帰還路としてのｐチャネルＭＯＳｌ−ランジス
タＱ４の代わりに、ノード■の電位に応答する帰還路と
してのＣＭＯＳインバータ（ｐチャネルＭＯＳｌ−ラン
ジスタＱ８およびｎチャネルＭＯＳトランジスタＱ９）
をＣＭＯＳインバータ（Ｑ５．Ｑ６）の後段に設けたこ
と、である。
他の回路構成および作用については上記実施例と同様で
あるので、その説明は省略する。
あるので、その説明は省略する。
この場合、帰還路としてのＣＭＯＳインバータ（Ｑ８．
Ｑ９）は、ノード■の電位をＶｃｃ ＝Ｖｓｓの範囲で
フルスイングさせるための機能を有している。
Ｑ９）は、ノード■の電位をＶｃｃ ＝Ｖｓｓの範囲で
フルスイングさせるための機能を有している。
また、ｎチャネルＭＯＳトランジスタＱ７は定電圧Ｖｓ
ｓに応答してノーマリ・オン状態となっているので、Ｃ
ＭＯＳインバータのｎチャネルＭＯＳトランジスタＱ２
のソース側（ノード■）の電位は、トランジスタΩ７の
スレッシボルドレベルの分だけ該定電圧Ｖｓｓよりも高
い電位（約０．９Ｖ）となっている。
ｓに応答してノーマリ・オン状態となっているので、Ｃ
ＭＯＳインバータのｎチャネルＭＯＳトランジスタＱ２
のソース側（ノード■）の電位は、トランジスタΩ７の
スレッシボルドレベルの分だけ該定電圧Ｖｓｓよりも高
い電位（約０．９Ｖ）となっている。
第４図に第３回回路の動作タイミング波形が示される。
第３図の実施例によれば、ＴＴ’Ｌ入力（ノード■の電
位）が“ビレベノ喧０．８Ｖ）の時、ＣＭＯＳインバー
タのＰチャネルＭＯＳトランジスタロアのゲート・ソー
ス間には約−１，８■の電圧が加わるため、該トランジ
スタは十分にオン状態となり、そのドレイン電位（ノー
ド■の電位）は、ｎチャネルＭＯＳトランジスタＱ８の
オンによってＶｃｃのレベルとなる。また、ｎチャネル
ＭＯ３ｌ−ランジスタ０２のゲート・ソース間には−０
，１■の逆電圧が加わるため、該トランジスタＱ２はカ
ットオフ状態となる。従ってこの場合、ＣＭＯＳインバ
ータ（Ｑｌ、Ｑ２）に貫通電流は流れない。
位）が“ビレベノ喧０．８Ｖ）の時、ＣＭＯＳインバー
タのＰチャネルＭＯＳトランジスタロアのゲート・ソー
ス間には約−１，８■の電圧が加わるため、該トランジ
スタは十分にオン状態となり、そのドレイン電位（ノー
ド■の電位）は、ｎチャネルＭＯＳトランジスタＱ８の
オンによってＶｃｃのレベルとなる。また、ｎチャネル
ＭＯ３ｌ−ランジスタ０２のゲート・ソース間には−０
，１■の逆電圧が加わるため、該トランジスタＱ２はカ
ットオフ状態となる。従ってこの場合、ＣＭＯＳインバ
ータ（Ｑｌ、Ｑ２）に貫通電流は流れない。
一方、ＴＴＬ人力（ノード■の電位）が“ｌ（’レベル
（２，４Ｖ）の場合には、第１図の実施例と同様、ＣＭ
ＯＳインバータ（Ｑｌ、Ｑ２）に貫通電流は流れない。
（２，４Ｖ）の場合には、第１図の実施例と同様、ＣＭ
ＯＳインバータ（Ｑｌ、Ｑ２）に貫通電流は流れない。
つまり、第３図の実施例によれば、第１ＩＪの実施例に
比してより一層の低消費電力化を図ることができる。
比してより一層の低消費電力化を図ることができる。
第５図には本発明のさらに他の実施例の回路構成が示さ
れ、第６図にその動作タイミング波形が示される。
れ、第６図にその動作タイミング波形が示される。
本実施例が上記実施例（第３図）と構成上具なる点は、
（１）帰還回路として第１図の実施例と同様のｐチャネ
ルＭＯＳトランジスタｑ４を設けたこと、（２）ＣＭＯ
Ｓインバータ（７）ｎチャネルＭＯＳトランジスタＱ６
と電源ラインＶｓｓＯ間に、定電圧Ｖｓｓに応答してノ
ーマリ・オン状態となるｐチャネルＭＯＳトランジスタ
ロ１０を接続したこと、（３）ノード■と電源ラインＶ
ｓｓの間にｎチャネルＭＯＳトランジスタＱｌｌを接続
したこと、（４）帰還回路としてのＣＭＯＳインバータ
（０８１口９）ノ出力端（ノード■）を該トランジスタ
１１１１１のゲートに接続したこと、である。他の回路
構成、作用および効果については上記実施例（第３図）
と同様であるので、その説明は省略する。
（１）帰還回路として第１図の実施例と同様のｐチャネ
ルＭＯＳトランジスタｑ４を設けたこと、（２）ＣＭＯ
Ｓインバータ（７）ｎチャネルＭＯＳトランジスタＱ６
と電源ラインＶｓｓＯ間に、定電圧Ｖｓｓに応答してノ
ーマリ・オン状態となるｐチャネルＭＯＳトランジスタ
ロ１０を接続したこと、（３）ノード■と電源ラインＶ
ｓｓの間にｎチャネルＭＯＳトランジスタＱｌｌを接続
したこと、（４）帰還回路としてのＣＭＯＳインバータ
（０８１口９）ノ出力端（ノード■）を該トランジスタ
１１１１１のゲートに接続したこと、である。他の回路
構成、作用および効果については上記実施例（第３図）
と同様であるので、その説明は省略する。
第７図には第５図の実施例の一変形例の回路構成が示さ
れる。
れる。
本実施例が第５図の実施例と構成上具なる点は、ノーマ
リ・オン状態となるｎチャネルＭＯＳトランジスタＱ７
およびＱＩＯの各ゲートに印加される定電圧Ｖｓｓを、
電源ラインＶｓｓ用の電源バッドＰがら直接供給してい
ること、である。これによって、ノイズの影響を受ける
ことなく信軌性の高い動作を実現することができる。他
の回路構成、作用および効果については上記実施例（第
５図）と同様であるので、その説明は省略する。
リ・オン状態となるｎチャネルＭＯＳトランジスタＱ７
およびＱＩＯの各ゲートに印加される定電圧Ｖｓｓを、
電源ラインＶｓｓ用の電源バッドＰがら直接供給してい
ること、である。これによって、ノイズの影響を受ける
ことなく信軌性の高い動作を実現することができる。他
の回路構成、作用および効果については上記実施例（第
５図）と同様であるので、その説明は省略する。
第８図および第１０図にはそれぞれ第５図の実施例の変
形例の回路構成が示され、第９図および第１１図にはそ
れぞれ対応する動作タイミング波形が示される。
形例の回路構成が示され、第９図および第１１図にはそ
れぞれ対応する動作タイミング波形が示される。
第８図の実施例が第５図の実施例と構成上具なる点は、
ノーマリ・オン状態となるｐチャネルＭＯＳトランジス
タロアとＣＭＯＳインバータのｎチャネルＭＯＳトラン
ジスタＱ２の代わりに、ＴＴＬ入力信号ＩＮに応答する
ｎｐｎバイポーラトランジスタＴＩを設けたこと、であ
る。
ノーマリ・オン状態となるｐチャネルＭＯＳトランジス
タロアとＣＭＯＳインバータのｎチャネルＭＯＳトラン
ジスタＱ２の代わりに、ＴＴＬ入力信号ＩＮに応答する
ｎｐｎバイポーラトランジスタＴＩを設けたこと、であ
る。
また、第１０図の実施例が第５図の実施例と構成上具な
る点は、（１）ノーマリ・オン状態となるｐチャネルＭ
Ｏ３）ランジスクロア、Ｑ１０の各ゲートに印加される
定電圧ｖＳＳを電源ラインＶｓｓ用の電源パッドＰから
直接供給していること、（２）ノーマリ・オン状態とな
るｎチャネルＭＯＳ）ランジスタＱ３の代わりにｎｐｎ
バイポーラトランジスタＴ２を設けたこと、である。他
の回路構成、作用および効果については第５図の実施例
と同様であるので、その説明は省略する。
る点は、（１）ノーマリ・オン状態となるｐチャネルＭ
Ｏ３）ランジスクロア、Ｑ１０の各ゲートに印加される
定電圧ｖＳＳを電源ラインＶｓｓ用の電源パッドＰから
直接供給していること、（２）ノーマリ・オン状態とな
るｎチャネルＭＯＳ）ランジスタＱ３の代わりにｎｐｎ
バイポーラトランジスタＴ２を設けたこと、である。他
の回路構成、作用および効果については第５図の実施例
と同様であるので、その説明は省略する。
以上説明したように本発明によれば、半導体装置の入力
初段回路におけるＣＭＯＳインバータに過渡的に流れる
貫通電流を減少することができ、それによって消費電力
の低減化を図ることが可能となる−
初段回路におけるＣＭＯＳインバータに過渡的に流れる
貫通電流を減少することができ、それによって消費電力
の低減化を図ることが可能となる−
第１図は本発明の第１実施例としてのＴＴＬ／ＭＯＳレ
ベル変換回路の構成を示す回路図、第２図は第１図回路
の動作を示すタイミング図、第３図は第２実施例として
のＴＴＬ／ＭＯＳレベル変換回路の構成を示す回路図、 第４図は第３図回路の動作を示すタイミング図、第５図
は第３実施例としてのＴ’Ｔ”Ｌ／ＭＯＳレベル変換回
路の構成を示す回路図、 第６図は第５図回路の動作を示すタイミング図、第７図
は第５図回路の第１変形例を示す回路図、第８図は第５
図回路の第２変形例を示す回路図、第９図は第８図回路
の動作を示すタイミング図、第１θ図は第５図回路の第
３変形例を示す回路図、第１１図は第１０図回路の動作
を示すタイミング図、第１２図は従来形の一例としての
ＴＴＬ／ＭＯＳレヘル変換回レベ構成を示す回路図、 である。 （符号の説明） Ｑｌ、Ｑ７・・・ｐチャネルＭＯＳトランジスタ、Ｑ２
．Ｑ３・・・ｎチャネルＭＯＳ）ランジスタ、Ｔ１．Ｔ
２・・・ｎｐｎバイポーラトランジスタ、Ｖｃｃ、 Ｖ
ｓｓ・・・電源ライン、 ＩＮ・・・ＴＴＬレベルの入力信号、 ν。・・・定電圧、 Ｐ・・・電源パッド。 第５図回路の第１変形例を示す回路図 第５図回路の第３変形例を示す回路囚
ベル変換回路の構成を示す回路図、第２図は第１図回路
の動作を示すタイミング図、第３図は第２実施例として
のＴＴＬ／ＭＯＳレベル変換回路の構成を示す回路図、 第４図は第３図回路の動作を示すタイミング図、第５図
は第３実施例としてのＴ’Ｔ”Ｌ／ＭＯＳレベル変換回
路の構成を示す回路図、 第６図は第５図回路の動作を示すタイミング図、第７図
は第５図回路の第１変形例を示す回路図、第８図は第５
図回路の第２変形例を示す回路図、第９図は第８図回路
の動作を示すタイミング図、第１θ図は第５図回路の第
３変形例を示す回路図、第１１図は第１０図回路の動作
を示すタイミング図、第１２図は従来形の一例としての
ＴＴＬ／ＭＯＳレヘル変換回レベ構成を示す回路図、 である。 （符号の説明） Ｑｌ、Ｑ７・・・ｐチャネルＭＯＳトランジスタ、Ｑ２
．Ｑ３・・・ｎチャネルＭＯＳ）ランジスタ、Ｔ１．Ｔ
２・・・ｎｐｎバイポーラトランジスタ、Ｖｃｃ、 Ｖ
ｓｓ・・・電源ライン、 ＩＮ・・・ＴＴＬレベルの入力信号、 ν。・・・定電圧、 Ｐ・・・電源パッド。 第５図回路の第１変形例を示す回路図 第５図回路の第３変形例を示す回路囚
Claims (1)
- 【特許請求の範囲】 １、半導体装置の入力初段回路に設けられるＴＴＬ／Ｍ
ＯＳレベル変換回路であって、 第１の電源ライン（Ｖｃｃ）と、 該第１の電源ラインよりも低電位の第２の電源ライン（
Ｖｓｓ）と、 ＴＴＬレベルの入力信号（ＩＮ）に応答し、ｎチャネル
ＭＯＳトランジスタ（Ｑ２）が前記第２の電源ラインに
接続されている相補型ＭＯＳインバータと、該相補型Ｍ
ＯＳインバータのｐチャネルＭＯＳトランジスタ（Ｑ１
）と前記第１の電源ラインの間に接続され、定電圧（Ｖ
＿０）に応答してノーマリ・オン状態となるｎチャネル
ＭＯＳトランジスタ（Ｑ３）とを具備することを特徴と
するＴＴＬ／ＭＯＳレベル変換回路。 ２、前記相補型ＭＯＳインバータのｎチャネルＭＯＳト
ランジスタ（Ｑ２）と前記第２の電源ライン（Ｖｓｓ）
の間に、定電圧（Ｖｓｓ）に応答してノーマリ・オン状
態となるｐチャネルＭＯＳトランジスタ（Ｑ７）が接続
されていることを特徴とする請求項１に記載のＴＴＬ／
ＭＯＳレベル変換回路。 ３、前記ノーマリ・オン状態となるｐチャネルＭＯＳト
ランジスタ（Ｑ７）のゲートに印加される定電圧は、前
記第２の電源ライン用の電源パッド（Ｐ）から直接供給
されることを特徴とする請求項２に記載のＴＴＬ／ＭＯ
Ｓレベル変換回路。 ４、前記ノーマリ・オン状態となるｐチャネルＭＯＳト
ランジスタ（Ｑ７）および前記相補型ＭＯＳインバータ
のｎチャネルＭＯＳトランジスタ（Ｑ２）の代わりに、
ＴＴＬレベルの入力信号に応答するｎｐｎバイポーラト
ランジスタ（Ｔ１）を設けたことを特徴とする請求項２
に記載のＴＴＬ／ＭＯＳレベル変換回路。 ５、前記ノーマリ・オン状態となるｎチャネルＭＯＳト
ランジスタ（Ｑ３）の代わりにｎｐｎバイポーラトラン
ジスタ（Ｔ２）を設けたことを特徴とする請求項２に記
載のＴＴＬ／ＭＯＳレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275888A JPH03139014A (ja) | 1989-10-25 | 1989-10-25 | Ｔｔｌ／ｍｏｓレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275888A JPH03139014A (ja) | 1989-10-25 | 1989-10-25 | Ｔｔｌ／ｍｏｓレベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139014A true JPH03139014A (ja) | 1991-06-13 |
Family
ID=17561838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275888A Pending JPH03139014A (ja) | 1989-10-25 | 1989-10-25 | Ｔｔｌ／ｍｏｓレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007538475A (ja) * | 2004-05-19 | 2007-12-27 | インターナショナル レクティファイアー コーポレイション | 高く、かつ広い作動電圧レンジのためのバイアス回路を備えるゲートドライバー出力ステージ |
| DE19502598B4 (de) * | 1994-01-31 | 2012-10-18 | Hynix Semiconductor Inc. | Eingangspuffer für CMOS-Schaltungen |
-
1989
- 1989-10-25 JP JP1275888A patent/JPH03139014A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19502598B4 (de) * | 1994-01-31 | 2012-10-18 | Hynix Semiconductor Inc. | Eingangspuffer für CMOS-Schaltungen |
| JP2007538475A (ja) * | 2004-05-19 | 2007-12-27 | インターナショナル レクティファイアー コーポレイション | 高く、かつ広い作動電圧レンジのためのバイアス回路を備えるゲートドライバー出力ステージ |
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