JPH0286318A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0286318A JPH0286318A JP63236459A JP23645988A JPH0286318A JP H0286318 A JPH0286318 A JP H0286318A JP 63236459 A JP63236459 A JP 63236459A JP 23645988 A JP23645988 A JP 23645988A JP H0286318 A JPH0286318 A JP H0286318A
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- circuit
- level
- output
- channel
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、レベル変換回路に関し、特にＥＣＬ（エミ
ッタ・カップルド・ロジック）信号を０ＭＯ３（相補型
ＭＯ３）レベルに変換するものに利用して有効な技術に
関するものである。
ッタ・カップルド・ロジック）信号を０ＭＯ３（相補型
ＭＯ３）レベルに変換するものに利用して有効な技術に
関するものである。
バイポーラ型トランジスタを用いたことによる動作の高
速化と、０Ｍ０３回路を用いたことによる低消費電力、
高集積化を実現したＢｉ−ＣＭＯ８回路がある。このよ
うなりｉ−０Ｍ０３回路の例として、１９８２年２月１
２日「アイニスニスシーシー’８２ セラ’／ａ７Ｘ
”１ＪＰＰ、２４Ｂ−２４９（Ｉ ５ＳＣＣ’８２ ５
ＥＳＳＩＯＮ Ｘ■）がある。
速化と、０Ｍ０３回路を用いたことによる低消費電力、
高集積化を実現したＢｉ−ＣＭＯ８回路がある。このよ
うなりｉ−０Ｍ０３回路の例として、１９８２年２月１
２日「アイニスニスシーシー’８２ セラ’／ａ７Ｘ
”１ＪＰＰ、２４Ｂ−２４９（Ｉ ５ＳＣＣ’８２ ５
ＥＳＳＩＯＮ Ｘ■）がある。
Ｂｉ−０Ｍ０３回路において、ＥＣＬ回路と０Ｍ０３回
路とを組み合わせた場合、ＥＣＬレベルの信号をＣＭＯ
Ｓレベルの信号に変換するレベル変換回路が必要になる
。このようなレベル変換回路として、ＥＣＬレベルの信
号をエミッタフォロワ出力回路を介してレベルシフトし
、ＣＭＯＳインバータ回路のロジックスレッシタルト電
圧に対シテハイレベルとロウレベルになるような信号を
形成することが考えられる。
路とを組み合わせた場合、ＥＣＬレベルの信号をＣＭＯ
Ｓレベルの信号に変換するレベル変換回路が必要になる
。このようなレベル変換回路として、ＥＣＬレベルの信
号をエミッタフォロワ出力回路を介してレベルシフトし
、ＣＭＯＳインバータ回路のロジックスレッシタルト電
圧に対シテハイレベルとロウレベルになるような信号を
形成することが考えられる。
しかしながら、このようにすると、ＣＭＯＳインバータ
回路のロジックスレッシッルド電圧がＰチャンネルＭＯ
３ＦＥＴとＮチャンネルＭＯＳＦＥＴとのコンダクタン
ス比に従って比較的大きなバラツキを持つため動作が不
安定になる。また、ＥＣＬレベルの信号振幅が比較的小
さいため、そのハイレベル／ロウレベルにおいてもＰチ
ャンネルＭＯ８ＦＥＴ又はＮチャンネルＭＯＳＦＥＴを
完全にオフ状態にでいないため、両ＭＯ３ＦＥＴを通し
て直流電流が流れてしまうという問題が生じる。
回路のロジックスレッシッルド電圧がＰチャンネルＭＯ
３ＦＥＴとＮチャンネルＭＯＳＦＥＴとのコンダクタン
ス比に従って比較的大きなバラツキを持つため動作が不
安定になる。また、ＥＣＬレベルの信号振幅が比較的小
さいため、そのハイレベル／ロウレベルにおいてもＰチ
ャンネルＭＯ８ＦＥＴ又はＮチャンネルＭＯＳＦＥＴを
完全にオフ状態にでいないため、両ＭＯ３ＦＥＴを通し
て直流電流が流れてしまうという問題が生じる。
この発明は、簡単な構成で動作の安定と低消費電力化を
実現したレベル変換回路を提供することにある。
実現したレベル変換回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＥＣＬレベルの入力信号を受ける差動トラン
ジスタ回路と、そのエミッタフォロワ出力トランジスタ
と、そのトランジスタのベースにゲートが共通接続され
たＣＭＯＳ出力回路を構成する第１導電型のＭＯＳ Ｆ
ＥＴと、上記出力トランジスタのエミッタ側の出力信
号を受けるＣＭＯＳ出力回路を構成する第２導電型のＭ
ＯＳ Ｆ ＥＴとを設ける。
ジスタ回路と、そのエミッタフォロワ出力トランジスタ
と、そのトランジスタのベースにゲートが共通接続され
たＣＭＯＳ出力回路を構成する第１導電型のＭＯＳ Ｆ
ＥＴと、上記出力トランジスタのエミッタ側の出力信
号を受けるＣＭＯＳ出力回路を構成する第２導電型のＭ
ＯＳ Ｆ ＥＴとを設ける。
上記した手段によれば、０Ｍ０３回路を構成するＰチャ
ンネルＭＯＳ Ｆ ＥＴとＮチャンネルＭＯＳＦＥＴと
のゲートに供給される駆動電圧として、少なくとも出力
トランジスタのベース、エミッタ間電圧骨だけオフセッ
トが設けられるから、その分論理レベルを安定にでき、
かつ直流電流の発生を抑えることができる。
ンネルＭＯＳ Ｆ ＥＴとＮチャンネルＭＯＳＦＥＴと
のゲートに供給される駆動電圧として、少なくとも出力
トランジスタのベース、エミッタ間電圧骨だけオフセッ
トが設けられるから、その分論理レベルを安定にでき、
かつ直流電流の発生を抑えることができる。
〔実施例１〕
第１図には、この発明に係るレベル変換回路の一実施例
の回路図が示されている。同図の各回路素子は、公知の
Ｂ ｉ−ＣＭＯＳ回路技術によって、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。
の回路図が示されている。同図の各回路素子は、公知の
Ｂ ｉ−ＣＭＯＳ回路技術によって、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。
差動トランジスタＴ１、Ｔ２のベースには、図示しない
ＥＣＬ回路で形成された相補信号ｄｌ。
ＥＣＬ回路で形成された相補信号ｄｌ。
ｄｉが供給される。これらのトランジスタＴ１、Ｔ２の
共通エミッタには、定電流源１ｏが設けられる。上記ト
ランジスタＴ１とＴ２のコレクタ側には、負荷抵抗Ｒ１
，Ｒ２が設けられる。
共通エミッタには、定電流源１ｏが設けられる。上記ト
ランジスタＴ１とＴ２のコレクタ側には、負荷抵抗Ｒ１
，Ｒ２が設けられる。
上記トランジスタＴＩとＴ２のコレクタ出力信号は、そ
れぞれエミッタフォロワ出力トランジスタＴ３．７４の
ベースと、ＣＭＯＳ出力回路を構成するＰチャンネルＭ
Ｏ３ＦＥＴＱＩとＱ３のゲートに供給される。言い換え
ると、上記エミッタフォロワ出力トランジスタＴ３とＴ
４のベースと、ＰチャンネルＭＯＳ Ｆ ＥＴＱ １と
Ｑ３のゲートとはそれぞれ共通に接続される。
れぞれエミッタフォロワ出力トランジスタＴ３．７４の
ベースと、ＣＭＯＳ出力回路を構成するＰチャンネルＭ
Ｏ３ＦＥＴＱＩとＱ３のゲートに供給される。言い換え
ると、上記エミッタフォロワ出力トランジスタＴ３とＴ
４のベースと、ＰチャンネルＭＯＳ Ｆ ＥＴＱ １と
Ｑ３のゲートとはそれぞれ共通に接続される。
上記出力トランジスタＴ３とＴ４のエミッタには、特に
制限されないが、レベルシフト用の抵抗Ｒ３とＲ４、動
作電流を流す定電流源ＩＯが直列に接続される。上記抵
抗Ｒ３とＲ４の抵抗値と、それに流れる定電流源Ｉｏの
定電流値に応じてレベルシフト量が設定される。上記レ
ベルシフト用の抵抗Ｒ３とＲ４を介した出力信号は、上
記ＰチャンネルＭＯ３ＦＥＴＱＩとＱ３とそれぞれ直列
形態に接続されたＣＭＯＳ回路出力回路を構成するＮチ
ャンネルＭＯ３ＦＥＴＱ２とＱ４のゲートに供給される
。
制限されないが、レベルシフト用の抵抗Ｒ３とＲ４、動
作電流を流す定電流源ＩＯが直列に接続される。上記抵
抗Ｒ３とＲ４の抵抗値と、それに流れる定電流源Ｉｏの
定電流値に応じてレベルシフト量が設定される。上記レ
ベルシフト用の抵抗Ｒ３とＲ４を介した出力信号は、上
記ＰチャンネルＭＯ３ＦＥＴＱＩとＱ３とそれぞれ直列
形態に接続されたＣＭＯＳ回路出力回路を構成するＮチ
ャンネルＭＯ３ＦＥＴＱ２とＱ４のゲートに供給される
。
上記ＣＭＯＳ出力回路を構成するＰチャンネルＭＯ３Ｆ
ＥＴＱＩ、Ｑ３とＮチャンネルＭＯ３ＦＥＴＱ２とＱ４
のそれぞれの接続点から、ＣＭＯＳレベルに変換された
出力信号ｄ’ｏ、ｄｏを得るものである。
ＥＴＱＩ、Ｑ３とＮチャンネルＭＯ３ＦＥＴＱ２とＱ４
のそれぞれの接続点から、ＣＭＯＳレベルに変換された
出力信号ｄ’ｏ、ｄｏを得るものである。
この実施例におけるＥＣＬ回路は、通常のＥＣＬ回路と
動作電圧を異にする。すなわち、通常のＥＣＬ回路おい
ては、ハイレベル側の電圧を接地電位とし、−５，２Ｖ
のような負極性の電圧を用いる。これに対して、この実
施例でいうＥＣＬ回路は、ハイレベル側の電圧を約５■
のような電源電圧Ｖｃｃとし、ロウレベル側の電圧とし
て接地電位を用いる。これは、動作電圧を通常のＣＭＯ
Ｓ回路側に合わせて設定したことに起因している。上記
ＥＣＬ側回路としての差動トランジスタ回路及びエミッ
タフォロワ出力回路の電圧ｖ０は回路の接地電位にされ
る。また、ＣＭＯＳ回路側のロウレベル側電位Ｖｓｓは
、回路の接地電位にされ、ハイレベル側の電圧は上記電
源電圧Ｖｃｃを共通に用いるものである。それ故、上記
構成では両回路のロウレベル側の電位ＶａｔとＶｓｓと
は共通に接続される。
動作電圧を異にする。すなわち、通常のＥＣＬ回路おい
ては、ハイレベル側の電圧を接地電位とし、−５，２Ｖ
のような負極性の電圧を用いる。これに対して、この実
施例でいうＥＣＬ回路は、ハイレベル側の電圧を約５■
のような電源電圧Ｖｃｃとし、ロウレベル側の電圧とし
て接地電位を用いる。これは、動作電圧を通常のＣＭＯ
Ｓ回路側に合わせて設定したことに起因している。上記
ＥＣＬ側回路としての差動トランジスタ回路及びエミッ
タフォロワ出力回路の電圧ｖ０は回路の接地電位にされ
る。また、ＣＭＯＳ回路側のロウレベル側電位Ｖｓｓは
、回路の接地電位にされ、ハイレベル側の電圧は上記電
源電圧Ｖｃｃを共通に用いるものである。それ故、上記
構成では両回路のロウレベル側の電位ＶａｔとＶｓｓと
は共通に接続される。
このようなレベル変換回路は、上記差動回路をメインア
ンプとするダイナミック型ＲＡＭに用いることができる
。すなわち、差動トランジスタ回路に供給される入力信
号ｄｉ、ｄｉは、共通相補データ線（又は共通入力出力
線）に伝えられるダイナミンク型メモリセルの読み出し
電圧である。
ンプとするダイナミック型ＲＡＭに用いることができる
。すなわち、差動トランジスタ回路に供給される入力信
号ｄｉ、ｄｉは、共通相補データ線（又は共通入力出力
線）に伝えられるダイナミンク型メモリセルの読み出し
電圧である。
この場合、差動トランジスタ回路の定電流源ＩＯはメイ
ンアンプ動作タイミング信号により活性化させることに
よって、メモリセルが結合された相補データ線の微小信
号を増幅するセンスアンプが動作し、カラム選択動作に
よって上記相補データ線が共通相補データ線に結合され
た後に、その増幅動作を開始するように、される。
ンアンプ動作タイミング信号により活性化させることに
よって、メモリセルが結合された相補データ線の微小信
号を増幅するセンスアンプが動作し、カラム選択動作に
よって上記相補データ線が共通相補データ線に結合され
た後に、その増幅動作を開始するように、される。
このようなメインアンプに利用する場合、その入力信号
ｄｉ、ｄｉは厳密な意味でのＥＣＬレベルとは言えない
が、共通相補データ線にレベル制限回路等を設けること
によって、ＥＣＬレベルとみなすことができる。このよ
うに共通相補データ線のレベル振幅を制限する構成では
、共通相補データ線における比較的大きな寄生容量のチ
ャージ／ディスチャージを高速に行えるため、上記メイ
ンアンプを差動トランジスタ回路を用いることと相俟っ
て高速動作化が可能になる。
ｄｉ、ｄｉは厳密な意味でのＥＣＬレベルとは言えない
が、共通相補データ線にレベル制限回路等を設けること
によって、ＥＣＬレベルとみなすことができる。このよ
うに共通相補データ線のレベル振幅を制限する構成では
、共通相補データ線における比較的大きな寄生容量のチ
ャージ／ディスチャージを高速に行えるため、上記メイ
ンアンプを差動トランジスタ回路を用いることと相俟っ
て高速動作化が可能になる。
上記実施例のレベル変換回路では、差動トランジスタ回
路の出力信号に対して、−ＰチャンネルＭＯ３ＦＥＴＱ
Ｉ、Ｑ３のゲートとＮチャンネルＭＯ３ＦＥＴＱ２．Ｑ
４との対応するゲートには、トランジスタＴ３．Ｔ４の
ベース、エミッタ間電圧ｖ０及び抵抗Ｒ３とＲ４におけ
る電圧降下（Ｒ３ＸＩｏ、Ｒ４ＸＩｏ）だけレベル差（
オフセット）を持って入力信号が供給される。それ故、
レベル変換すべきＥＣＬレベルが中点電位にあるときで
も、上記オフセットによってＰチャンネルＭＯ３ＦＥＴ
ＱＩ、Ｑ３とＮチャンネルＭＯ８ＦＥＴＱ２、Ｑ４のコ
ンダクタンスが比較的小さ（なり、両ＭＯ３ＦＥＴＱＩ
とＱ２、Ｑ３とＱ４を通して流れる直流電流を制限する
。したがって、例えば、トランジスタＴ３のベースに供
給される入力信号がロウレベルのときでも、Ｎチャンネ
ルＭＯ３ＦＥＴＱ２のゲートには、そのレベルから上記
トランジスタＴ３のベース、エミッタ間電圧Ｖ）と抵抗
Ｒ３における上記電圧降下分かけ低い電位が供給される
ことになって、実質的にオフ状態に近い状態にすること
ができる。これより、上記ロウレベルによってオン状態
にされるＰチャンネルＭＯ３ＦＥＴＱＩとのコンダクタ
ンス比を太き（採れるため、動作の安定化を図ることが
できる。
路の出力信号に対して、−ＰチャンネルＭＯ３ＦＥＴＱ
Ｉ、Ｑ３のゲートとＮチャンネルＭＯ３ＦＥＴＱ２．Ｑ
４との対応するゲートには、トランジスタＴ３．Ｔ４の
ベース、エミッタ間電圧ｖ０及び抵抗Ｒ３とＲ４におけ
る電圧降下（Ｒ３ＸＩｏ、Ｒ４ＸＩｏ）だけレベル差（
オフセット）を持って入力信号が供給される。それ故、
レベル変換すべきＥＣＬレベルが中点電位にあるときで
も、上記オフセットによってＰチャンネルＭＯ３ＦＥＴ
ＱＩ、Ｑ３とＮチャンネルＭＯ８ＦＥＴＱ２、Ｑ４のコ
ンダクタンスが比較的小さ（なり、両ＭＯ３ＦＥＴＱＩ
とＱ２、Ｑ３とＱ４を通して流れる直流電流を制限する
。したがって、例えば、トランジスタＴ３のベースに供
給される入力信号がロウレベルのときでも、Ｎチャンネ
ルＭＯ３ＦＥＴＱ２のゲートには、そのレベルから上記
トランジスタＴ３のベース、エミッタ間電圧Ｖ）と抵抗
Ｒ３における上記電圧降下分かけ低い電位が供給される
ことになって、実質的にオフ状態に近い状態にすること
ができる。これより、上記ロウレベルによってオン状態
にされるＰチャンネルＭＯ３ＦＥＴＱＩとのコンダクタ
ンス比を太き（採れるため、動作の安定化を図ることが
できる。
このことは、トランジスタＴ４のベースに供給される入
力信号がロウレベルときでも同様である。
力信号がロウレベルときでも同様である。
なお、上記入力信号がハイレベルのときには、Ｐチャン
ネルＭＯ３ＦＥＴＱＩ又はＱ３のゲートとソースとがＶ
ｃｃの同電位となって完全にオフ状態になるため、安定
したロウレベルの信号を得ることができる。
ネルＭＯ３ＦＥＴＱＩ又はＱ３のゲートとソースとがＶ
ｃｃの同電位となって完全にオフ状態になるため、安定
したロウレベルの信号を得ることができる。
〔実施例２〕
第２図には、この発明に係るレベル変換回路の他の一実
施例の回路図が示されている。
施例の回路図が示されている。
この実施例では、差動トランジスタ回路がＥＣＬ回路を
構成している。すなわち、複数の入力信号ｄｉＮｄｎを
受けるトランジスタＴＩＯ〜Ｔｌｎが並列接続にされ、
これに対して基準電圧Ｖｒｅｆを受けるトランジスタＴ
２が差動形態に設けられる。そして、負荷抵抗Ｒ１とＲ
２には、レベルリミッタとしての直列ダイオードＤＩ、
Ｄ２及びＤ３．Ｄ４が並列形態に設けられる。この構成
では、差動トランジスタ回路により形成されるロウレベ
ルの出力信号は、その動作定電流源１ｏや抵抗Ｒ１，Ｒ
２の抵抗値にかかわらず上記ダイオードＤ１．Ｄ２ （
Ｄ３．Ｄ４）＜７＞順方向電圧２ｖｙにより制限される
。これにより、差動トランジスタの飽和を防止でき、差
動トランジスタにおいて高速な電流切り換え動作を行う
ものとなる。なお、上記ダイオードＤＩないしＤ４は、
ダイオード形態のトランジスタ又はショットキーダイオ
ードに置き換えることができる。
構成している。すなわち、複数の入力信号ｄｉＮｄｎを
受けるトランジスタＴＩＯ〜Ｔｌｎが並列接続にされ、
これに対して基準電圧Ｖｒｅｆを受けるトランジスタＴ
２が差動形態に設けられる。そして、負荷抵抗Ｒ１とＲ
２には、レベルリミッタとしての直列ダイオードＤＩ、
Ｄ２及びＤ３．Ｄ４が並列形態に設けられる。この構成
では、差動トランジスタ回路により形成されるロウレベ
ルの出力信号は、その動作定電流源１ｏや抵抗Ｒ１，Ｒ
２の抵抗値にかかわらず上記ダイオードＤ１．Ｄ２ （
Ｄ３．Ｄ４）＜７＞順方向電圧２ｖｙにより制限される
。これにより、差動トランジスタの飽和を防止でき、差
動トランジスタにおいて高速な電流切り換え動作を行う
ものとなる。なお、上記ダイオードＤＩないしＤ４は、
ダイオード形態のトランジスタ又はショットキーダイオ
ードに置き換えることができる。
上記差動トランジスタ回路は、ＥＣＬ回路そのものであ
ってもよい、ただし、レベル変換機能を持たせるために
、エミッタフォロワ出力回路には、前記のようなレベル
シフト手段が付加される。こノ実施例では、レベルシフ
ト手段として前記のような抵抗Ｒ３，Ｒ４に代え、順方
向ダイオードＤ５、Ｄ６が用いられる。このダイオード
Ｄ５．Ｄ６は、ダイオード形態のトランジスタであって
もよいことはいうまでもない。
ってもよい、ただし、レベル変換機能を持たせるために
、エミッタフォロワ出力回路には、前記のようなレベル
シフト手段が付加される。こノ実施例では、レベルシフ
ト手段として前記のような抵抗Ｒ３，Ｒ４に代え、順方
向ダイオードＤ５、Ｄ６が用いられる。このダイオード
Ｄ５．Ｄ６は、ダイオード形態のトランジスタであって
もよいことはいうまでもない。
レベル変換動作を行うＣＭＯＳ出力回路を構成する直列
ＭＯＳ Ｆ ＥＴＱ １とＱ２及びＱ３とＱ４に対して
、ゲートに定電圧ｖＧが供給されることによって定電流
源として動作するＮチャンネルＭＯ３ＦＥＴＱ５とＱ６
がそれぞれ直列に設けられる。
ＭＯＳ Ｆ ＥＴＱ １とＱ２及びＱ３とＱ４に対して
、ゲートに定電圧ｖＧが供給されることによって定電流
源として動作するＮチャンネルＭＯ３ＦＥＴＱ５とＱ６
がそれぞれ直列に設けられる。
この実施例においても、前記同様に差動トランジスタ（
ＥＣＬ）回路の出力信号がハイレベルのとき、Ｐチャン
ネルＭＯ３ＦＥＴＱＩ又はＱ３がオフ状態になり、Ｎチ
ャンネルＭＯＳ Ｆ ＥＴＱ ２又はＱ４がオン状態に
なるため、それに対応したＣＭＯＳ出力レベルは回路の
接地電位のようなロウレベルになる。このとき、上記Ｐ
チャン、ネルＭＯ３ＦＥＴＱＩ又はＱ３のオフ状態によ
って、直流電流が流れないから低消費電力となる。
ＥＣＬ）回路の出力信号がハイレベルのとき、Ｐチャン
ネルＭＯ３ＦＥＴＱＩ又はＱ３がオフ状態になり、Ｎチ
ャンネルＭＯＳ Ｆ ＥＴＱ ２又はＱ４がオン状態に
なるため、それに対応したＣＭＯＳ出力レベルは回路の
接地電位のようなロウレベルになる。このとき、上記Ｐ
チャン、ネルＭＯ３ＦＥＴＱＩ又はＱ３のオフ状態によ
って、直流電流が流れないから低消費電力となる。
また、上記出力信号がロウレベルのとき、それに応じて
オン状態にされるＰチャンネルＭＯ３ＦＥＴＱ１又はＱ
３のコンダクタンスを比較的大きくシ、そのとき上記ロ
ウレベルから更にレベルシフトされたより低い電位をＮ
チャンネルＭＯ３ＦＥＴＱ２又はＱ４に供給し、そ０コ
ンダクタンスを小さく設定する。これにより、そのコン
ダクタンス比も大きくなり、所望のＣＭＯＳハイレベル
を高速に得ることができる。また、上記レベルシフト作
用によって、ＮチャンネルＭＯ３ＦＥＴＱ２又はＱ４を
通して流れる不要な直流電流（リーク電流）も小さ（す
ることできる。
オン状態にされるＰチャンネルＭＯ３ＦＥＴＱ１又はＱ
３のコンダクタンスを比較的大きくシ、そのとき上記ロ
ウレベルから更にレベルシフトされたより低い電位をＮ
チャンネルＭＯ３ＦＥＴＱ２又はＱ４に供給し、そ０コ
ンダクタンスを小さく設定する。これにより、そのコン
ダクタンス比も大きくなり、所望のＣＭＯＳハイレベル
を高速に得ることができる。また、上記レベルシフト作
用によって、ＮチャンネルＭＯ３ＦＥＴＱ２又はＱ４を
通して流れる不要な直流電流（リーク電流）も小さ（す
ることできる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ＜１１ Ｅ ＣＬレベルの入力信号を受ける差動トラン
ジスタ回路のエミッタフォロワ出力トランジスタと、そ
のベースにゲートが共通接続されたＣＭＯＳ出力回路を
構成するＰチャンネルＭ＜）ＳＦＥＴと、上記出力トラ
ンジスタのエミッタ側の出力信号を受けるＮチャンネル
ＭＯＳ Ｆ ＥＴとを設けることにより、少なくとも出
力トランジスタのベース。
る。すなわち、 ＜１１ Ｅ ＣＬレベルの入力信号を受ける差動トラン
ジスタ回路のエミッタフォロワ出力トランジスタと、そ
のベースにゲートが共通接続されたＣＭＯＳ出力回路を
構成するＰチャンネルＭ＜）ＳＦＥＴと、上記出力トラ
ンジスタのエミッタ側の出力信号を受けるＮチャンネル
ＭＯＳ Ｆ ＥＴとを設けることにより、少なくとも出
力トランジスタのベース。
エミッタ間電圧分だけ両ＭＯ３ＦＥＴのゲート電圧にオ
フセットが設けられるから、その分論理レベルを安定に
でき、かつ直流電流の発生を抑えるこができるという効
果が得られる。
フセットが設けられるから、その分論理レベルを安定に
でき、かつ直流電流の発生を抑えるこができるという効
果が得られる。
（２）上記ＴＩ）により、不要な直流電流を大幅に減少
させることができるから、低消費電力化を図ることがで
きるという効果が得られる。
させることができるから、低消費電力化を図ることがで
きるという効果が得られる。
（３）上記エミッタフォロワ出力トランジスタのエミッ
タ側に適当なレベルシフト手段を設けて、Ｐチャンネル
ＭＯ３ＦＥＴとＮチャンネルＭＯ３ＦＥＴとのゲート電
圧により大きなオフセット電圧を持たせることによって
、動作の安定を図りつつ、不要なリーク電流を大幅に減
少させることができるという効果が得られる。
タ側に適当なレベルシフト手段を設けて、Ｐチャンネル
ＭＯ３ＦＥＴとＮチャンネルＭＯ３ＦＥＴとのゲート電
圧により大きなオフセット電圧を持たせることによって
、動作の安定を図りつつ、不要なリーク電流を大幅に減
少させることができるという効果が得られる。
（４）上記（１）ないしく３）により、電源電圧Ｖｃｃ
の変動に対する動作マージンの拡大を図ることができる
という効果が得られる。
の変動に対する動作マージンの拡大を図ることができる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、動作電Ｓｔ圧
は、通常のＥＣＬ回路に合わせて、ハイレベル側の電位
を接地電位として、負極性の電源電圧を用いるものであ
ってもよい。すなわち、この構成では第１図、第２図の
実施例回路における電圧Ｖｃｃは回路の接地電位が与え
られ、電圧■。やＶｓｓは−５，２ｖや一５Ｖ（７）よ
うな負電圧が与えられる。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、動作電Ｓｔ圧
は、通常のＥＣＬ回路に合わせて、ハイレベル側の電位
を接地電位として、負極性の電源電圧を用いるものであ
ってもよい。すなわち、この構成では第１図、第２図の
実施例回路における電圧Ｖｃｃは回路の接地電位が与え
られ、電圧■。やＶｓｓは−５，２ｖや一５Ｖ（７）よ
うな負電圧が与えられる。
レベルシフト手段としては、前記のような抵抗と定電流
源を用いる、ダイオードを用いるもの他、ダイオード形
態のＭＯＳＦＥＴを用いるものであってもよい。
源を用いる、ダイオードを用いるもの他、ダイオード形
態のＭＯＳＦＥＴを用いるものであってもよい。
この発明は、ＥＣＬのような比較的小さな信号振幅の入
力信号をＣＭＯＳレベルのような大きな信号振幅に変換
するレベル変換回路として、０Ｍ０８回路とバイポーラ
型トランジスタ回路とが混在する半導体集積回路装置等
に広（利用することができるものである。
力信号をＣＭＯＳレベルのような大きな信号振幅に変換
するレベル変換回路として、０Ｍ０８回路とバイポーラ
型トランジスタ回路とが混在する半導体集積回路装置等
に広（利用することができるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＥＣＬレベルの入力信号を受ける差動トラ
ンジスタ回路のエミッタフォロワ出力トランジスタと、
そのベースにゲートが共通接続されたＣＭＯＳ出力回路
を構成するＰチャンネルＭＯ３ＦＥＴと、上記出力トラ
ンジスタのエミッタ側の出力信号を受けるＮチャンネル
ＭＯ３ＦＥＴとを設けることにより、少なくとも出力ト
ランジスタのベース、エミッタ間電圧骨だけ両ＭＯＳ
Ｆ ＥＴのゲート電圧にオフセットが設けられるから、
その分論理レベルを安定にでき、かつ直流電流の発生を
抑えるこができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＥＣＬレベルの入力信号を受ける差動トラ
ンジスタ回路のエミッタフォロワ出力トランジスタと、
そのベースにゲートが共通接続されたＣＭＯＳ出力回路
を構成するＰチャンネルＭＯ３ＦＥＴと、上記出力トラ
ンジスタのエミッタ側の出力信号を受けるＮチャンネル
ＭＯ３ＦＥＴとを設けることにより、少なくとも出力ト
ランジスタのベース、エミッタ間電圧骨だけ両ＭＯＳ
Ｆ ＥＴのゲート電圧にオフセットが設けられるから、
その分論理レベルを安定にでき、かつ直流電流の発生を
抑えるこができる。
第１図は、この発明に係るレベル変換回路の一実施例を
示す回路図、 第２図は、この発明に係るレベル変換回路の他の一実施
例を示す回路図である。
示す回路図、 第２図は、この発明に係るレベル変換回路の他の一実施
例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、ＥＣＬレベルの入力信号を受ける差動トランジスタ
回路、この差動トランジスタ回路の出力信号を受けるエ
ミッタフォロワ出力トランジスタと、上記出力トランジ
スタのベースにゲートが共通接続されたＣＭＯＳ出力回
路を構成する第１導電型のＭＯＳＦＥＴと、上記出力ト
ランジスタのエミッタ側の出力信号を受け、上記第１導
電型のＭＯＳＦＥＴとともにＣＭＯＳ出力回路を構成す
る第２導電型のＭＯＳＦＥＴとを含むことを特徴とする
レベル変換回路。 ２、上記第２導電型のＭＯＳＦＥＴのゲートには、レベ
ルシフト手段を介したエミッタ側出力信号が供給される
ものであることを特徴とする特許請求の範囲第１項記載
のレベル変換回路。 ３、上記差動トランジスタ回路には、出力レベルリミッ
タ回路が設けられるものであることを特徴とする特許請
求の範囲第２項記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236459A JPH0286318A (ja) | 1988-09-22 | 1988-09-22 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236459A JPH0286318A (ja) | 1988-09-22 | 1988-09-22 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286318A true JPH0286318A (ja) | 1990-03-27 |
Family
ID=17001060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236459A Pending JPH0286318A (ja) | 1988-09-22 | 1988-09-22 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590246A3 (en) * | 1992-09-29 | 1994-08-17 | Motorola Inc | Power supply dependent input buffer |
-
1988
- 1988-09-22 JP JP63236459A patent/JPH0286318A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590246A3 (en) * | 1992-09-29 | 1994-08-17 | Motorola Inc | Power supply dependent input buffer |
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