JPH03139720A - Ｃｐｕのリスタート回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＰＵの電源投入時および再スタート時に、シ
ステムプログラムの開始アドレスを設定するために用い
られるＣＰＵのリスタート回路に関する。

〔従来の技術〕

従来、この種のＣＰＵのリスタート回路では、ＣＰＵが
最初に実行するメモリのアドレスがＣＰＵの型式によっ
て固定（たとえば、８０８６．８０８０系ＣＰＵではア
ドレスＦＦＦＦ０□、８０８０系ｃｐｕではアドレス０
０００）１　）されているため、このアドレスに直接ジ
ャンプ命令（たとえば、ＪＭＰＯＯ４００）が格納され
たＲＯＭを外付けし、ＣＰＵの再スタート時にこのＲＯ
Ｍを選択し、システムプログラムの開始アドレス（たと
えば、００４００□）ヘジャンブさせることにより、Ｃ
ＰＵの再スタートを行わせている（猪飼國夫著、産報出
版■発行「マイコン割り込み技術入門」参照）。

しかしながら、このＣＰＵのリスタート回路は部品点数
が多いため、工程上、経済上（特に、ＲＯＭを要する点
）に難点があり、しかも機器を小型化するうえでも障害
となっている。そこで、再スタート時にＣＰＵのアドレ
スバスの所定ビットをフローティング（ハイインピーダ
ンス）にし、さらにプルダウン用の抵抗、プルアップ用
の抵抗によって外部に出力されるアドレスを確定するこ
とにより、システムプログラムの開始アドレスを設定す
るＣＰＵのリスタート回路が特開昭６０−１４４８３６
公報に開示されている。

〔発明が解決しようとする課題〕

上述した従来の特開昭６０−１４４８３６公報に記載さ
ねているＣＰＵのリスタート回路は、アドレスバスの所
定ビットをフローティングにするラッチが必要であるた
め、アドレスバスにラッチを内蔵して動作速度の向上を
図っているＣＰＵに対しては経済性、小型化という点で
その有効性が失われてしまい、その対策として再スター
ト時にジャンプ命令を格納するＲＯＭを強制的に選択す
る手法を用いても、ＲＯＭが増加した時にシステムプロ
グラムが分断されるという欠点がある。

本発明の目的は、ＲＯＭが増加してもシステムプログラ
ムが分断されることのないＣＰＵのリスタート回路を提
供することにある。

〔課題を解決するための手段〕

本発明の第１のＣＰＵのリスタート回路は、システムプ
ログラムの開始アドレスにジャンプする第１のジャンプ
命令が格納されているＲＯＭと、データバスの各データ
線に設けられる複数のプルダウン用またはプルアップ用
の抵抗とを有し、ＣＰＵは、リスタートアドレスには何
も割当てられないようにアドレス空間が指定され、前記
プルダウン用またはプルアップ用の抵抗により確定され
る、第１のジャンプ命令が格納されているＲＯＭのアド
レスにジャンプする第２のジャンプ命令を読込むと、実
行アドレスをＲＯＭの該アドレスに移動させる。

本発明の第２のＣＰＵのリスタート回路は、システムプ
ログラムの開始アドレスにジャンプするジャンプ命令が
格納されているＲＯＭと、データバスのいずれか１本の
データ線に設けられるプルダウン用またはプルアップ用
の抵抗と、外部からリスタートリセット信号が入力され
ると、前記ＲＯＭに入力されるリード信号によりいずれ
か１個がアクティブにされる複数個のチップイネーブル
信号の１個を前記ＲＯＭに出力するとともに、リセット
信号をＣＰＵに出力した後、前記プルダウン用またはプ
ルアップ用の抵抗が設けられたデータ線のデータを前記
リード信号のタイミングで監視し、該データが変化しな
い場合には、前記リード信号により別のいずれか１個が
アクティブにされる前記複数個のチップイネーブル信号
の１個を前記ＲＯＭに出力するとともに、外部からのク
ロック信号に同期させてリセット信号を発生して前記Ｃ
ＰＵに出力した後、前記データ線のデータを監視する動
作を繰返し、一方、前記データが変化した場合には、前
記複数個のチップイネーブル信号のうちアクティブにな
っているチップイネーブル信号をそのままアクティブに
するとともに、前記リセット信号の出力を中止した後、
前記リード信号を所定の回数カウントすると、前記ＣＰ
Ｕから入力されるアドレスの上位ｎ（ｎは１以ｌ−の整
数）ビットにより前記複数個のデツプイネーブル信号の
いずれか１個をアクデイプにして出力するチップイネー
ブル出力回路とを有する。

〔作用〕

本発明の第１のＣＰＵのリスタート回路では、ＣＰＨの
再スタート時にデータバスに設けたプルダウン用または
プルアップ用の抵抗でデータを確定させることにより、
ＲＯＭにリスタートアドレスを割当てることなく、シス
テムプログラムの開始アドレスヘジャンプする動作を引
続き行わせる。

本発明の第２のＣＰＵのリスタート回路では、外部から
リスタートリセット信号が入力されると、チップイネー
ブル出力回路はＣＰＵにリセット信号を出力し、ＣＰＵ
をリセットさせると同時に、システムプログラムの開始
アドレスにジャンプするジャンプ命令が格納されている
ＲＯＭを自動的に見つけ出すため、リード信号により任
意の１個のチップイネーブル信号をアクティブにして出
力する。このアクティブにされたチップイネーブル信号
がいずれの素子にも入力されない場合には、データバス
の各データ線はフローティング状態となるため、プルダ
ウン用またはプルアップ用の抵抗が設けられたデータ線
のデータは、この抵抗によりデータが０または１に確定
されるので変化しない。したがって、この場合にはチッ
プイネーブル出力回路で、リード信号により別のチップ
イネーブル信号をアクティブにして出力すると同時に、
外部から入力されるクロック信号に同期してリセット信
号を発生して出力し、ＣＰＵを再度リセットする。一方
、アクティブにされたチップイネーブル信号が、前記ジ
ャンプ命令が格納されているＲＯＭに入力されると、デ
ータバスには該ジャンプ命令が出力される。したがって
、該ジャンプ命令が出力された場合にはデータが変化す
るように、プルダウン用の抵抗またはプルアップ用の抵
抗をデータバスのいずれか１本のデータ線に設けること
により、該データ線のデータの変化を監視すれば、前記
ジャンプ命令が格納されているＲＯＭを見つけ出すこと
ができる。該ＲＯＭを見つけ出した場合には、該ＲＯＭ
からジャンプ命令に必要なすべてのデータをＣＰＵが取
出す間、チップイネーブル出力回路は現在アクティブに
なっているチップイネーブル信号をそのままアクティブ
にするとともに、ＣＰＵのリセットを中止する。その後
、該データの取出しが終了すると、システムプログラム
が格納されているＲＯＭを選択するために、チップイネ
ーブル出力回路は、ＣＰＵから入力されるアドレスの上
位ｎビットにより、そのＲＯＭに入力されるチップイネ
ーブル信号をアクティブにして出力する。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のＣＰＵのリスタート回路の第１の実施
例を示すコンピュータシステムのブロック図、第２図は
第１図のＲＯＭ２のメモリマツプである。

ＣＰＵ　１は、アドレスバス６、データバス７゜インバ
ータ４．ＮＡＮＤ回路５と接続され、２０ビツトのアド
レスＡＩ９〜ＡＯ（Ａｌ１が最上位ビット）、１６ビツ
トのデータＤ＋ｓ　〜Ｄｏ　（Ｄｏｓが最上位ビット）
、リード／ライト選択信号Ｒ／Ｗ　、データストローブ
信号ＤＳＴＢ、　リセット信号ＲＥＳＥＴを入出力し、
リセット信号ＲＥＳＥＴにより再スタートする。ＲＯＭ
２は、ＣＰＵＩの下位１７ビツトのアドレスＡＩ６〜Ａ
ｏがアドレスバス６より入力され、チップイネーブル信
号ＧＥにより選択され、リード信号ＲＤにより１６ビツ
トのデータＤＩｌｉ〜Ｄｏをデータバス７に出力し、ま
た、第２図に示すようにアドレス０００００Ｈ（Ａ＋９
〜Ａｏ＝　Ｏ）　〜］ＦＦＦＦ＋（Ａ＋＋〜Ａ＋７＝Ｏ
，Ａ、６〜ＡＯ＝　１　）が割当てられ、アドレス００
４００Ｈ〜ＩＦＦＦ、にシステムプログラム、アドレス
　０ ０００７０、〜０００７４Ｈにシステムプログラムの開
始アドレス００４００１Ｉにジャンプするジャンプ命令
（０ＯＥＡＨ。

０００４、、００００Ｈ）が格納されている。デコーダ
３は、ｃｐｕｉの上位３ビツトのアドレスＡＩ９〜ＡＩ
７がアドレスバス６より入力端子Ａ、Ｂ、Ｃに入力され
、ＡＩ９〜Ａ、、＝Ｏのときにのみ０（アクティブ）と
なるＲＯＭ２のチップイネーブル信プル信号ＧＥを出力
端子Ｑ。より出力する。インバータ４はＣＰＵＩから出
力されるデータストローブ信号ＤＳＴＢの極性を反転す
る。ＮＡＮＤ回路５はＣＰＵＩのリード／ライト選択信
号Ｒ／Ｗとインバータ４の出力信号の論理積をとり、Ｒ
ＯＭ２のリード信号ＲＤとして出力する。データＤＩ５
＋　ｏ８．　Ｄ４゜Ｄ２のデータバス７の各データ線と
アース９間にはプルダウン用の抵抗ＲＩ５．　Ｒ８，Ｒ
４，Ｒ２が接続され、データ　ＤＩ４〜Ｄ９．　Ｄ、〜
Ｄ５．　Ｄ３．　Ｄ、、　Ｄ、のデータバス７の各デー
タ線と電源８間にはプルアップ用の抵抗Ｒ＋４”Ｒ９，
Ｒ７−Ｒ５，Ｒ３＋　Ｒ１，ＲＯが接続されている。

次に、第１図のコンピュータシステムの再ス１ タート時の動作について説明する。

（１）ＲＯＭ２のアドレス０００７０ＨへのジャンプＣ
ＰＵ　１はリセット信号ＲＥＳＥＴが入力されると再ス
タート動作を開始し、アドレスバス６にリスタートアド
レスＦＦＦＦ０Ｈ（Ａ＋９〜八＜＝　１　、　Ａａ〜Ａ
ｏ＝０）を出力し、ＲＯＭ２のこのアドレスに格納され
ているデータを読込もうとする。しかし、ＣＰＵ１の上
位３ビツトのアドレスＡＩ９〜ＡＩ７はすべて１である
ため、デコーダ３の出力端子Ｑ。より出力されるＲＯＭ
２のチップイネーブル信号ＧＥは１となるので、データ
バス７はフローティング状態となる。したがって、デー
タバス７の各データＤＩ５〜Ｄｏは、プルダウン用の抵
抗Ｒ＋ｓ、　Ｒ８，Ｒ４゜Ｒ２およびプルアップ用の抵
抗ＲＩ４〜Ｒ９，Ｒ７−Ｒ５゜Ｒ３，ＲＩ＋　Ｉ（ｏに
より、０１６　＝　Ｏ、ＤＩ４〜Ｄ９＝　１　。

Ｄ８＝Ｏ，Ｄ７〜Ｄ５＝１．Ｄ４＝０．Ｄ３＝１．ｏ２
＝ｏ。

Ｄ＋＝Ｄｏ＝　１　（０１１１１１１０１１１０１０１
１＝７ＥＥＢＨ）に確定されるため、ＣＰＵ１はこのデ
ータ７ＥＥＢＨを読込む。データ７ＥＥＢＨはジャンプ
命令（第２の命令）であり、下位のＥＢ、４は、上位の
７ＥＨ（００００２ ０００００１１１１１１０）とＣＰＵＩの現在のプログ
ラムカウンタの値ＦＦＦＦ２Ｈ（１１１１１１１１１１
１１１１１１００１０）との和である１０００７０Ｈ（
１０００００００００００００１１１００００）を示す
アドレスをアドレスバス６に出力させる命令である。し
たがって、演算結果は１０００７０Ｈになるが、ＣＰＵ
Ｉのアドレスは２０ビツトであるため、アドレスＡＩ９
〜Ａｏは実質上０００７０□となる。

（２）システムプログラムの開始アドレスへのジャンプ ＣＰＵＩからアドレスバス６に０００７０Ｈ（ＡＩ９〜
Ａ７＝　０　、　Ａｓ〜Ａ４＝　１　、　Ａ３〜Ａｏ＝
　Ｏ）が出力されると、ＣＰＵ　１の上位３ビツトのア
ドレスＡＩ９〜ＡＩ７はすべて０となるため、デコーダ
３の出力端子Ｑｏより出力されるＲＯＭ２のチップイネ
ーブル信号ｎは０（アクティブ）となり、ＲＯＭ２が選
択される。ＲＯＭ２には、第２図に示すアドレス０００
７０Ｈ（ＡＩＲ〜Ａ７＝　Ｏ、Ａｓ〜Ａ４＝　１　、　
Ａ３〜Ａ０＝　Ｏ）を指定するＣＰＵＩの下位１７ビツ
トのアドレスＡＩｅ〜へ〇が入力される。また、ＣＰＵ
Ｉはこのアドレスのデータを読込むため、リード／ライ
ト選択信号Ｒ／Ｗを１．データストローブ信号ＤＳＴＢ
を０とするので、インバータ４．ＮＡＮＤ回路５により
リード信号ＲＤは０となり、ＲＯＭ２に入力される。し
たがって、ＲＯＭ２よりデータ０ＯＥＡＨが出力され、
ＣＰＵＩはこのデータを読込み、下位データＥＡ、が示
すジャンプ命令（第１のジャンプ命令）に従い、引続き
ＲＯＭ２のアドレス０００７２Ｈ，０００７４Ｈに格納
されているデータ０００４Ｈ。

００００Ｈを同様にして読込み、ジャンプ先のアドレス
００４００Ｈすなわちシステムプログラムの開始アドレ
スへ処理を移行する。

第１図に示したコンピュータシステムでは、ＣＰＵ１の
データバス７にはＲＯＭ２だけが接続されているが、他
のメモリ（ＲＯＭ、ＲＡＭ）がＲＯＭ２とともに接続さ
れていても、そのメモリにリスタートアドレスＦＦＦＦ
ＯＨが割当てられなければ同様の効果が得られる。また
、リスタートアドレスはＦＦＦＦＯＨとしたが、これ以
外であってもプルダウン用の抵抗およびプルアップ用の
抵抗を接続するデータバス７の各データ線を変えて、再
スタート時にＲＯＭ２のアドレス０００７０Ｈにジャン
プする命令（第２のジャンプ命令）がＣＰＵ１に読込ま
れるようにすればよい。

第３図は本発明のＣＰＵのリスタート回路の第２の実施
例を示すコンピュータシステムのブロック図、第４図は
第３図のチップイネーブル出力回路３４の構成例を示す
ブロック図、第５図は第３図のＣＰＵ３０のアドレス空
間の割当てを示す図、第６図（１）〜（１０）は第４図
のチップイネーブル出力回路３４の動作を説明するタイ
ミングチャートである。

ＣＰＵ３０は、アドレスバス３７．データバス３８゜イ
ンバータ３５．ＮＡＮＤ回路３６に接続され、２０ビツ
トのアドレスＡＩ９〜Ａｏ　（Ａ＋ｓが最上位ビット）
、１６ビツトのデータＤＩ５〜Ｄｏ（Ｄ＋ｓが最上位ビ
ット）、リード／ライト選択信号Ｒ／Ｗ　、データスト
ローブ信号面、リセット信号ＲＥＳを入出力し、リセッ
ト信号ＲＥＳにより再スタートする。

第１のＲＯＭ３１は、ＣＰＵ３０の下位１７ビツトのア
　５ ドレスＡ１６〜Ａｏが入力され、チップイネーブル信号
ＧＥ、により選択され、リード信号ＲＤにより１６ビツ
トのデータＤＩ５〜Ｄｏを出力し、アドレスｏｏｏｏｏ
Ｈ〜ＩＦＦＦＦＨが割当てられ、アドレス００４００Ｈ
〜Ｉ　ＦＦＦＦＨにシステムプログラムが格納されてい
る。

第２のＲＯＭ３２は、ＣＰＵ３０の下位１７ビツトのア
ドレスＡＩ６〜Ａｏが入力され、チップイネーブル信号
ＣＥ２により選択され、リード信号ＲＤにより１６ビツ
トのデータ０１５〜ＤＯを出力し、アドレス２００００
、〜３ＦＦＦＦＨが割当てられ、アドレス３ＦＦＦＯＨ
〜３ＦＦＦ４Ｈにシステムプログラムの開始アドレス０
０４００Ｈにジャンプするジャンプ命令（０ＯＩＥＡ□
。

０００４、、００００Ｈ）が格納されている。データＤ
７のデータ線とアース３９との間にはプルダウン用の抵
抗３３が接続されている。インバータ３５はＣＰＵ３０
から出力されるデータストローブ信号ＤＳＴＢの極性を
反転する。ＮＡＮＤ回路３６はインバータ３５の出力信
号とＣＰＵ３０から出力されるリード／ライト選択信号
Ｒ／Ｗの論理積をとる。チップイネーブル出力回路３４
は第４図に示すように、チップイネ−６ プル出力手段６０と、リスタートチップイネーブル発生
手段６１と、チップイネーブル発生手段６２と、リセッ
ト出力手段６３と、リセット発生手段６４と、保持手段
６５と、切換信号発生手段６６とで構成されている。チ
ップイネーブル出力手段６０は、チップイネーブル信号
ＧＥ＋、　ＣＦ２．　ＣＨ２，ＣＥイなそれぞれ出力す
るＡＮＤ回路４０〜４３から構成されている。リスター
トチップイネーブル発生手段６１は、初期値設定端子Ｄ
１が電源７０と接続され、初期値設定端子Ｃｉ、　Ｂ、
、　Ａ、がアース７１と接続され、外部から入力される
リスタートリセット信号ＩＲＥＳにより初期値Ｑｏ＋　
＝　１　、　Ｑｃ＋　＝Ｑａ＋　＝ＱＡｌ　＝　Ｏ（１
０００＝８Ｈ）が設定され、リード信号ＲＤによりカウ
ントアツプする第１のアップダウンカウンタ４４と、第
１のアップダウンカウンタ４４の出力Ｑｏ＋の極性を反
転する第１のインバータ４５と、第１のアップダウンカ
ウンタ４４の出力信号ＱＡＩが入力端子Ａ１に、出力信
号Ｑａ＋が入力端子Ｂ、に、第１のインバータ４５の出
力信号がゲート入力端子Ｇ１に入力され、出力信号Ｙ３
．〜ＹＯ，をそれぞれＡＮＤ回路４０〜４３に出力し、
表１に示す真理値表に従い動作する第１のデコーダ４６
とで構成される。

表１ チップイネーブル手段６２は、アドレスＡＩ９と第１の
アップダウンカウンタ４４の出力信号Ｑ。、の論理和を
とるＯＲ回路４７と、アドレスＡＩ７が入力端子Ａ２に
、アドレスＡＩ８が入力端子Ｂ２に、ＯＲ回路４７の出
力信号がゲート入力端子Ｇ２に入力され、出力信号Ｙ０
２〜Ｙ３□をそれぞれＡＮＤ回路４０〜４３に出力し、
表１に示す真理値表に従い動作する第２のデコーダ４８
とで構成される。リセット出力手段６３は、リスタート
リセット信号ＩＲＥＳが入力され、出力信号であるリセ
ット信号ＲＥＳをＣＰ　Ｕ　３０に出　７ ８ 力するＮＡＮＤ回路４９から構成される。リセット発生
手段６４は、データＤ７が初期値設定端子Ａ３〜Ｄ３に
入力され、リード信号ＲＤにより初期値が設定され、外
部から入力されるクロック信号ｃＫをカウントするカウ
ンタ５０と、カウンタ５０のリップルキャリー信号ＲＣ
の極性を反転し、カウンタ５０のイネーブル端子Ｐに出
力する第２のインバータ５１とで構成される。保持手段
６５は、リスタートリセット信号ＩＲＥＳがクリア端子
ＣＬＲに入力され、データＤ７が入力端子Ｊに入力され
、リード信号ＲＤがクロック端子ＧＫ、に入力され、入
力端子Ｋ、プリセット端子ＰＲが電源７０に接続され、
表２の真理値表に従い動作するフリップフロップ５２と
、フリップフロップ５２の出力信号ＱとデータＤ７との
論理和をとり、第１のアップダウンカウンタ４４のカウ
ントダウン端子ＣＤ１に出力するＮＯＲ回路５３と、フ
リップフロップ５２の出力信号Ｑとリード信号ＲＤと第
２のインバータ５１の出力信号との論理和をとり、ＮＡ
ＮＤ回路４９に出力するＮＡＮＤ回路５４とで構成され
る。

　９ 表２ 切換信号発生手段６６は、初期値設定端子Ａ２〜Ｄ２が
アース７１に、初期値設定信号入力端子ＬＤ２とカウン
トダウン端子ＣＤ２が電源７０に接続され、リセット信
号ＲＥＳによりリセットされ、リード信号ＲＤによりカ
ウントアツプし、出力信号ＱＣ２を第１のアップダウン
カウンタ４４のリセット端子Ｒ１に入力する第２のアッ
プダウンカウンタ５５より構成される。

次に、第３図のコンピュータシステムの再スタート時の
動作について第６図のタイミングチャートにより説明す
る。

ＣＰＵ３０を再スタートさせるために、外部から入力さ
れるリスタートリセット信号ＩＲＥＳがＯから　０ １になる（時刻１＋）と、リスタートチップイネーブル
発生手段６１の第１のアップダウンカウンタ４４は８Ｎ
　（ＱＤＩＱＣＩＱＩＩＩＱＡＩ　＝　１００（１）に
セットされる。このとき、チップイネーブル発生手段６
２の第２のデコーダ４８のゲート入力端子Ｇ２には、Ｏ
Ｒ回路４７より第１のアップダウンカウンタ４４の出力
信号Ｑｏ＋＝１がそのまま入力されるため、第２のデコ
ーダ４８の出力信号Ｙ０２〜Ｙ３２はすべて１になる（
表１）。一方、リスタートチップイネーブル発生手段６
１の第１のデコーダ４６のゲート入力端子Ｇ。

には、第１のアップダウンカウンタ４４の出力信号Ｑｏ
＋が第１のインバータ４５により反転されて入力（すな
わちＧ、＝０）されるため、第１のデコーダ４６は動作
状態となる。第１のデコーダ４６の入力端子Ａ、、　Ｂ
、にはそれぞれ第１のアップダウンカウンタ４４の出力
信号ＱＡＩＩ　Ｑａ＋が入力されるためＡ、＝Ｂ。

＝０となり、表１の真理値表に従い第１のデコーダの出
力信号はＹＯ，＝Ｏ，Ｙｌ、〜Ｙ３．＝１になる。した
がって、チップイネーブル出力手段６０のＡＮＤ回路４
０〜４３には、チップイネーブル発生手段６２からすべ
て１の信号が入力され、リスタートチップイネーブル発
生手段６１からＡＮＤ回路４０〜４２には工、ＡＮＤ回
路イ３にはＯが入力されるため、チップイネーブル信号
ＧＥ、〜ＣＥ３＝１、チップイネーブル信号ＣＥ４＝Ｏ
（アクティブ）となる。

また、リスタートリセット信号Ｉ　ＲＥ　Ｓが１となる
ことで、リセット出力手段６３のＮＡＮＤ回路４９の出
力信号であるリセット信号ＲＥＳは０になる（リセット
発生手段６４のカウンタ５０は、第６図の時刻ｔ１では
すでにＦＨまでクロック信号ＧＫをカウントして停止状
態になっているので、そのリップルキャリー信号Ｒｅは
１となり、第２のインバータ５１の出力信号が０となる
ため、ＮＡＮＤ回路５４の出力信号は１とな）ている）
。ＣＰＵ３０は、チップイネーブル出力回路３４から入
力されるリセット信号ＲＥＳが０になると、アドレスバ
ス３７にＦＦＦＦ０１（（Ａｌ１〜Ａ４＝　１　、　Ａ
３〜ＡＯ＝Ｏ）を出力する。また、ＣＰＵ３０はこのア
ドレスのデータを読込むため、リード／ライト選択信号
Ｒ／Ｗを１．データ１ ２ ストローブ信号ＤＳＴＢを０にするので、インバータ３
５．ＮＡＮＤ回路３６によりリード信号ｎが０になる（
時刻ｔ２）。しかし、このときチップイネーブル出力回
路３４から出方されているチップイネーブル信号ＣＥ４
には何も接続されていないので、データバス３８はフロ
ーティング状態になるが、データバス３８のデータＤ７
のデータ線のみは、プルダウン用の抵抗３３によりアー
ス３９と接続されているため、Ｄ７＝０となる。したが
って、チップイネーブル出力回路３４のリセット発生手
段６４のカウンタ５゜は、リード信号ＲＤの立上り（時
刻ｔ３）でクリアされる（初期値設定端子Ａ３〜Ｄ３に
はり、＝　ｏが入力されている）ため、そのリップルキ
ャリー信号ＲＣは０となるので、第２のインバータ５１
．ＮＡＮＤ回路５４によりＮＡＮＤ回路４９の出力信号
であるリセット信号ＲＥＳは再び１となる。その後、リ
セット発生手段６４のカウンタ５ｏがクロック信号ＧＫ
をＦ、までカウントし終ると、再びリセット信号ＲＥＳ
は０となり、ＣＰＵ３０をリセットする（時刻　３ ｔ４）。

また、リスタートチップイネーブル発生手段６１の第１
のアップダウンカウンタ４４は、時刻ｔ３の時点すなわ
ちリード信号面の立上りでカウント７　ｙ　７’　Ｌ／
、出力力９）＋　（ＱＤＩＱＣＩＱＢＩＱＡＩ　＝　１
００１）となる。したがって、時刻ｔ４の時点では、リ
スタートチップイネーブル発生手段６１の第１のデコー
ダ４６は出力信号Ｙｌ、のみが０となるため、チップイ
ネーブル出力手段６０からはチップイネーブル信号ＣＥ
３のみが０（アクティブ）、その他のチップイネーブル
信号ＣＥＰ、　ＣＨ２，ＣＨ４は１として出力される。

しかし、チップイネーブル信号ｎ３には何も接続されて
いないため、同様の動作が経返し行われ、チップイネー
ブル出力手段６ｏからチップイネーブル信号ＣＥ２のみ
が０（アクティブ）として出力される（時刻１＋＋）と
ともに、時刻ｔ４の時点で再びリセット信号ＲＥＳが０
となり、ＣＰＵ３０がリセットされる。このとき、チッ
プイネーブル信号ＣＥ２より第２のＲＯＭ３２が選択さ
れるため、チップイネーブル出力回路３４は次の動作を
行う。

　４ ＣＰＵ３（ｌからアドレスバス３７にリスタートアドレ
スＦＦＦＦＯＨ（ＡＩ９〜Ａ４＝　１　、　Ａ３〜八〇
＝　Ｏ）が出力されると、第２のＲＯＭ３２には下位１
７ビツトのアドレスＡＩ６〜八。しか入力されていない
ため、第２（７）ＲＯＭ３２（７）７ドＬ／スＩＦＦＦ
ＯＨ（八１８〜Ａ４＝　１　。

Ａ３〜Ａ、＝　ｏ　　第５図においてかっこの中に示し
たアドレス、ＣＰＵ３０のアドレス空間としてはチップ
イネーブル信号ＣＥ２が０（アクティブ）となっている
ためアドレス３ＦＦＦＯＨに相当）が選択される。第２
のＲＯＭ３２のこのアドレスには、第５図に示すように
データ０ＯＥＡ）ｌ　（Ｄｏｓ〜Ｄｏ＝　００００００
００１１１０１０１０　）が格納されテいるので、ＣＰ
Ｕ３０は時刻ｔ７の時点でこのデータを読込みジャンプ
動作を開始する。このとき、データバス３８にはデータ
０ＯＥＡＨが出力されるため、データＤ７は工となるの
で、チップイネーブル出力回路３４の保持手段６５のフ
リップフロップ５２は、入力端子Ｊが１となるため、表
２の真理値表によりリード信号ｎの立上り（時刻１７）
でその出力信号はＱ＝１．Ｑ＝０となる（クリア端子Ｃ
ＬＲにはリスタートリセット信号ＩＰ、ｅＳ＝１が入力
されている）。したがって、ＮＯＲ回路５３により、リ
スタートチップイネーブル発生手段６１の第１のアップ
ダウンカウンタ４４のカウントダウン端子ＣＤ、が０と
なるため、第１のアップダウンカウンタ４４はカウント
動作を停止し、その後リード信号ＲＤが入力されても現
在のカウント値ＡＨ（ＱＤＩＱＣＩＱＢＩＱＡＩ　＝　
１０１０）を保持するので、チップイネーブル出力手段
６０からはチップイネーブル信号ＣＥ２のみが０（アク
ティブ）として出力され、第２のＲＯＭ３２が選択され
続ける。また、保持手段６５のフリップフロップ５２の
出力信号Ｑは０であるため、ＮＡＮＤ回路５４の出力は
１となり、リセット出力手段６３のＮＡＮＤ回路４９の
出力は０となり、リセット信号ＲＥＳは０のまま保持さ
れる。したがって、ＣＰＵ３０は引続き第２のＲＯＭ３
２（７）７　トｌ／スＩＦＦＦ２Ｈ（Ａ、６〜Ａ４．　
Ａ、＝　１　。

Ａ３＋　　Ａ２．　　ＡＯ＝　　Ｏ）　　、　　　ＩＦ
ＦＦ４Ｈ（八１６〜Ａ４．　　Ａ２＝　　１　　。

Ａ３．　Ａ、、　Ａｏ＝　０　）に格納されているデー
タ０００４Ｈ。

００００Ｈを読込む。このとき、データＤ７が０となっ
　５ ６ ても、保持手段６５のフリップフロップ５２は表２の真
理値表よりその出力が変化しないため、チップイネーブ
ル信号ＣＥ２は０、リセット信号ＲＥＳもＯのまま保持
される。

ＣＰＵ３０は第２のＲＯＭ３２より、第１のＲＯＭ３１
に格納されているシステムプログラムの開始アドレス０
０４００Ｈにジャンプする命令であるデータ００ＥＡＨ
，０００４□、　ｏｏｏｏＨを読込んだため、アドレス
００４００）１にジャンプする動作を開始する。一方、
ＣＰＵ３０からアドレスＦＦＦＦ６Ｈ（ＡＩ９〜Ａ４．
　Ａ２．　ＡＩ＝１．八。、　Ａｏ＝　０　）が出力さ
れると、チップイネーブル出力回路３４の切換信号発生
手段６６の第２のアップダウンカウンタ５５は、時刻ｔ
８の時点で出力端子ＱＣ２が１となり（時刻ｔ６の時点
でリセットされ、リード信号ＲＤを４個カウントするた
め）、リスタートチップイネーブル発生手段６１の第１
のアップダウンカウンタ４４をリセットする。

したがって、第１のアップダウンカウンタ４４の出力信
号ＱＤＩは０となるため、第１のデコーダ４６の　７ 出力信号ＹＯ□〜Ｙ３．はすべて１となり、チップイネ
ーブル発生手段６２の第２のデコーダ４８が動作状態と
なる。ＣＰＵ３０から、システムプログラムの開始アド
レスにジャンプするため、アドレスバス３７にアドレス
００４００Ｈ（ＡＩ９〜Ａ７．八、〜ＡＯ＝０．Ａ。

＝１）が出力されると、八、９〜八、、＝０よりチップ
イネーブル発生手段６２の第２のデコーダ４８の出力信
号ＹＯ７のみが０となるので、チップイネーブル出力手
段６０からチップイネーブル信号ＧＥ、のみが０（アク
ティブ）として出力され、第１のＲＯＭ３１が選択され
てシステムプログラムが開始アドレス００４００Ｈより
順次読出される。

第３図に示す実施例では、ＲＯＭを２個用いているが、
３個以上のＲＯＭを用いても同様であることは説明する
までもない。

また、この実施例ではデータ０７のデータ線にプルダウ
ン用の抵抗を接続したが、ジャンプ命令が読出されたと
きに１となる別のデータのデータ線に接続し、そのデー
タをチップイネーブル出力回路３４に入力しても同様で
ある。一方、プルダウン　８ 用の抵抗の代りに、ジャンプ命令が読出されたときに０
となるデータの任意の１本のデータ線にプルアップ用の
抵抗を設け、そのデータをインバータを介してチップイ
ネーブル出力回路３４に入力しても同様である。

さらに、第４図のリセット発生手段６４のカウンタ５０
の初期値設定端子Ａ３〜Ｄ３にはデータＤ７を入力した
が、すべてアースに接続してもかまわない。

〔発明の効果〕

以上述べたように本発明は、データバスの各データ線に
プルダウン用の抵抗またはプルアップ用の抵抗を設け、
ＣＰＵがリスタートアドレスを出力したときにはデータ
バスをフローティング状態にすることにより、または、
チップイネーブル信号を順次アクティブにし、システム
プログラムの開始アドレスにジャンプするジャンプ命令
が格納されているＲＯＭのチップイネーブル信号が出力
されるまでＣＰＵをリセットし、該ジャンプ命令が出力
されたことをデータ線にプルダウン用の抵抗またはプル
アップ用の抵抗を設けたデータにより検出すると、ＣＰ
Ｕのリセットの繰返しを中止するとともに、アクティブ
にするチップイネーブル信号をＣＰＵから出力されるア
ドレスで決定することにより、リスタートアドレスで選
択されるＲＯＭが不要となるため、ＲＯＭが増加しても
プログラムが分断されることがなくなるという効果があ
る。

【図面の簡単な説明】

第１図は本発明のＣＰＵのリスタート回路の第１の実施
例を示すコンピュータシステムのブロック図、第２図は
第１図のＲＯＭ２のメモ・リマップ、第３図は本発明の
ＣＰＵのリスタート回路の第２の実施例を示すコンピュ
ータシステムのブロック図、第４図は第３図のチップイ
ネーブル出力回路３４の構成例を示すブロック図、第５
図は第３図のＣＰＵ３０のアドレス空間の割当てを示す
図、第６図（１）〜（１０）は第４図のチップイネーブ
ル出力回路３４の動作を説明するタイミングチャートで
ある。 ］、３Ｏ−ＣＰＵ、　　　　　２−ＲＯＭ、　０ ３・・・デコーダ、　　　　　４，３５・・・インバー
タ、５．３６．４９．５４−・・ＮＡＮＤＡＮＤ回路３
７・・・アドレスバス、７，３８・・・データバス、８
．７０・・・電源、　　　　　９．３９．７１・・・ア
ース、３１−・・第１（７）ＲＯＭ、　　　３２−・・
第２（７）ＲＯＭ。 ３３・・・プルダウン用の抵抗、 ３４・・・チップイネーブル出力回路、４０、４１．４
２．４３−・・ＡＮＤ回路、４４−・・第１のアップダ
ウンカウンタ、４５・・・第１のインバータ、４６・・
・第１のデコーダ、４７・・・ＯＲ回路、　　　　４８
・・・第２のデコーダ、５０・・・カウンタ、　　　　
５１・・・第２のインバータ、５２−・・フリップフロ
ップ、５３・・・ＮＯＲ回路、５５・・・第２のアップ
ダウンカウンタ、６０・・・チップイネーブル出力手段
、８１−・・リスタートチップイネーブル発生手段、６
２−・・チップイネーブル発生手段、６３−・・リセッ
ト出力手段、 ６４・・・リセット発生手段、 ６５・・・保持手段、　　　６６・・・切換信号発生手
段、Ｒ２，Ｒ４，Ｒ８，Ｒ＋、、・・・プルダウン用の
抵抗、Ａ１゜〜Ａｏ・・・アドレス、ＤＩ５〜Ｄ。・・
・データ、Ｒ／Ｗ・・・リード／ライト選択信号、ＤＳ
ＴＢ・・・データストローブ信号、ＲＤ・・・・・・リ
ード信号、 ＧＥ、　ＧＥ、〜ＣＥ４・・・チップイネーブル信号、
ＩＲＥＳ・・・・・・・・・・・・リスタートリセット
信号、ＲＥＳＥＴ、ＲＥＳ−・・リセット信号、Ｃに・
・・・・・・・・・・・・・・クロック信号。

Claims (1)

1. 【特許請求の範囲】 １、システムプログラムの開始アドレスにジャンプする
   第１のジャンプ命令が格納されているＲＯＭと、 データバスの各データ線に設けられる複数のプルダウン
   用またはプルアップ用の抵抗とを有し、ＣＰＵは、リス
   タートアドレスには何も割当てられないようにアドレス
   空間が指定され、前記プルダウン用またはプルアップ用
   の抵抗により確定される、第１のジャンプ命令が格納さ
   れているＲＯＭのアドレスにジャンプする第２のジャン
   プ命令を読込むと、実行アドレスをＲＯＭの該アドレス
   に移動させる、ＣＰＵのリスタート回路。 ２、システムプログラムの開始アドレスにジャンプする
   ジャンプ命令が格納されているＲＯＭと、データバスの
   いずれか１本のデータ線に設けられるプルダウン用また
   はプルアップ用の抵抗と、外部からリスタートリセット
   信号が入力されると、前記ＲＯＭに入力されるリード信
   号によりいずれか１個がアクティブにされる複数個のチ
   ップイネーブル信号の１個を前記ＲＯＭに出力するとと
   もに、リセット信号をＣＰＵに出力した後、前記プルダ
   ウン用またはプルアップ用の抵抗が設けられたデータ線
   のデータを前記リード信号のタイミングで監視し、該デ
   ータが変化しない場合には、前記リード信号により別の
   いずれか１個がアクティブにされる前記複数個のチップ
   イネーブル信号の１個を前記ＲＯＭに出力するとともに
   、外部からのクロック信号に同期させてリセット信号を
   発生して前記ＣＰＵに出力した後、前記データ線のデー
   タを監視する動作を繰返し、一方、前記データが変化し
   た場合には、前記複数個のチップイネーブル信号のうち
   アクティブになっているチップイネーブル信号をそのま
   まアクティブにするとともに、前記リセット信号の出力
   を中止した後、前記リード信号を所定の回数カウントす
   ると、前記ＣＰＵから入力されるアドレスの上位ｎ（ｎ
   は１以上の整数）ビットにより前記複数個のチップイネ
   ーブル信号のいずれか１個をアクティブにして出力する
   チップイネーブル出力回路とを有する、ＣＰＵのリスタ
   ート回路。