JPH054042Y2 - - Google Patents
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- JPH054042Y2 JPH054042Y2 JP13341887U JP13341887U JPH054042Y2 JP H054042 Y2 JPH054042 Y2 JP H054042Y2 JP 13341887 U JP13341887 U JP 13341887U JP 13341887 U JP13341887 U JP 13341887U JP H054042 Y2 JPH054042 Y2 JP H054042Y2
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- 239000013598 vector Substances 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 16
- 230000015654 memory Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Bus Control (AREA)
Description
【考案の詳細な説明】
＜技術分野＞
本考案は、コンピユータシステムにおいて、メ
モリやＩ／Ｏポートのアドレスをデコードするア
ドレスデコード回路に関する。
モリやＩ／Ｏポートのアドレスをデコードするア
ドレスデコード回路に関する。
＜従来技術＞
従来、パーソナルコンピユータのアドレスバス
やデータバスに接続されるメモリ等の外部増設機
器のアドレスデコード回路では、例えば、第３図
に示されるように、対応する外部増設機器毎に、
デイツプスイツチ４０によつてアドレスの設定を
行つており、この設定されたアドレスデータと
CPUからの４ビツトのアドレスデータAB15〜
AB12とによつてセレクト信号を出力するように
構成されている。
やデータバスに接続されるメモリ等の外部増設機
器のアドレスデコード回路では、例えば、第３図
に示されるように、対応する外部増設機器毎に、
デイツプスイツチ４０によつてアドレスの設定を
行つており、この設定されたアドレスデータと
CPUからの４ビツトのアドレスデータAB15〜
AB12とによつてセレクト信号を出力するように
構成されている。
このように従来では、デイツプスイツチ４０に
よつてアドレスの設定を行うために、複数の外部
増設機器をバスに同時に接続したような場合に、
デイツプスイツチ４０の設定を誤ると、データバ
スが衝突してパーソナルコンピユータが動作しな
いという難点がある。
よつてアドレスの設定を行うために、複数の外部
増設機器をバスに同時に接続したような場合に、
デイツプスイツチ４０の設定を誤ると、データバ
スが衝突してパーソナルコンピユータが動作しな
いという難点がある。
＜考案の目的＞
本考案は、上述の点に鑑みて為されたものてあ
つて、デイツプスイツチを使用せずにアドレスの
設定を行えるようにして誤動作をなくすことを目
的とする。
つて、デイツプスイツチを使用せずにアドレスの
設定を行えるようにして誤動作をなくすことを目
的とする。
＜考案の構成＞
本考案では、上述の目的を達成するために、
CPUからのアドレスデータおよび制御信号が与
えられるＩ／Ｏアドレスデコーダと、このＩ／Ｏ
アドレスデコーダの出力に基づいて、CPUの割
り込み要求用Ｉ／Ｏポートへのデータの書き込み
に応答してローレベルのインタラプトイネーブル
アウト信号を出力する第１出力回路と、このイン
タラプトイネーブルアウト信号に基づいて、割り
込み要求信号をCPUに出力する第２出力回路と、
この割り込み要求信号に対するCPUの割り込み
応答サイクルにおいて、割り込みベクトルを前記
CPUに出力する割り込みベクトル出力回路と、
前記Ｉ／Ｏアドレスデコーダの出力に基づいて、
前記割り込みベクトルに対応するCPUのアドレ
ス設定用Ｉ／Ｏポートへの設定用アドレスデータ
の書き込みに応答してラツチ信号を出力するラツ
チ信号出力回路と、前記ラツチ信号によつて前記
設定用アドレスデータをラツチするラツチ回路
と、前記ラツチされた設定用アドレスデータおよ
びCPUからのアドレスデータに基づいて、セレ
クト信号を出力するデコード回路とを具備してい
る。
CPUからのアドレスデータおよび制御信号が与
えられるＩ／Ｏアドレスデコーダと、このＩ／Ｏ
アドレスデコーダの出力に基づいて、CPUの割
り込み要求用Ｉ／Ｏポートへのデータの書き込み
に応答してローレベルのインタラプトイネーブル
アウト信号を出力する第１出力回路と、このイン
タラプトイネーブルアウト信号に基づいて、割り
込み要求信号をCPUに出力する第２出力回路と、
この割り込み要求信号に対するCPUの割り込み
応答サイクルにおいて、割り込みベクトルを前記
CPUに出力する割り込みベクトル出力回路と、
前記Ｉ／Ｏアドレスデコーダの出力に基づいて、
前記割り込みベクトルに対応するCPUのアドレ
ス設定用Ｉ／Ｏポートへの設定用アドレスデータ
の書き込みに応答してラツチ信号を出力するラツ
チ信号出力回路と、前記ラツチ信号によつて前記
設定用アドレスデータをラツチするラツチ回路
と、前記ラツチされた設定用アドレスデータおよ
びCPUからのアドレスデータに基づいて、セレ
クト信号を出力するデコード回路とを具備してい
る。
上記構成によれば、アドレスの設定を割り込み
応答を利用してプログラムによつて行うことがで
きる。
応答を利用してプログラムによつて行うことがで
きる。
＜実施例＞
以下、図面によつて本考案の実施例について、
詳細に説明する。この実施例では、Ｚ８０を
CPUとしたシステムにおいて、4KBのメモリボ
ードを２枚実装した場合について説明する。第１
図は本考案の一実施例のシステム構成図であり、
第２図は第１図のアドレスデコード回路のブロツ
ク図である。
詳細に説明する。この実施例では、Ｚ８０を
CPUとしたシステムにおいて、4KBのメモリボ
ードを２枚実装した場合について説明する。第１
図は本考案の一実施例のシステム構成図であり、
第２図は第１図のアドレスデコード回路のブロツ
ク図である。
このシステムは、基本的に、CPU１と、２つ
の第１、第２メモリボード２，３とから構成され
ている。各メモリボード２，３は、第２図に示さ
れる構成の第１、第２アドレスデコード回路４，
５およびメモリ６，７をそれぞれ備えている。
の第１、第２メモリボード２，３とから構成され
ている。各メモリボード２，３は、第２図に示さ
れる構成の第１、第２アドレスデコード回路４，
５およびメモリ６，７をそれぞれ備えている。
この実施例では、割り込み要求用Ｉ／Ｏポート
のアドレスを0F00H、アドレス設定用Ｉ／Ｏポ
ートのアドレスを0F01H、アドレス設定リセツ
ト用Ｉ／Ｏポートのアドレスを0F03Hにそれぞ
れ設定している。
のアドレスを0F00H、アドレス設定用Ｉ／Ｏポ
ートのアドレスを0F01H、アドレス設定リセツ
ト用Ｉ／Ｏポートのアドレスを0F03Hにそれぞ
れ設定している。
また、この実施例では、第１メモリボード２の
アドレスを1000H〜1FFFH、第２メモリボード
３のアドレスを2000H〜2FFFHにそれぞれ設定
する場合を説明する。
アドレスを1000H〜1FFFH、第２メモリボード
３のアドレスを2000H〜2FFFHにそれぞれ設定
する場合を説明する。
第１図のアドレスデコード回路４，５は、同一
の構成であり、基本的には、第２図に示されるよ
うに、CPU１から16ビツトのアドレスデータ
AB0〜AB15およびシステム制御信号であるIOリ
クエスト信号（）、ライト信号（WR）が与
えられるＩ／Ｏアドレスデコーダ８と、このＩ／
Ｏアドレスデコーダ８の出力に基づいて、CPU
１が上述の割り込み要求用Ｉ／Ｏポート0F00H
へデータを書き込むことによりローレベルのイン
タラプトイネーブルアウト信号（IEO）を出力す
る第１出力回路９と、このインタラプトイネーブ
ルアウト信号およびインタラプトイネーブルイン
信号（IEI）に基づいて、割り込み要求信号
（INT）をCPUに出力する第２出力回路１０と、
この割り込み要求信号に対するCPUの割り込み
応答サイクルにおいて、割り込みベクトルを前記
CPUに出力する割り込みベクトル出力回路１１
と、前記Ｉ／Ｏアドレスデコーダ８の出力に基づ
いて、前記割り込みベクトルに対してCPU１が
上述のアドレス設定用Ｉ／Ｏポート0F01Hへ設
定用アドレスデータを書き込むことによりラツチ
信号を出力するラツチ信号出力回路１２と、この
ラツチ信号によつて前記設定用アドレスデータを
ラツチするラツチ回路１３と、ラツチされた設定
用アドレスデータおよびCPU１からのアドレス
データに基づいて、セレクト信号を出力するデコ
ード回路１４とを備えている。
の構成であり、基本的には、第２図に示されるよ
うに、CPU１から16ビツトのアドレスデータ
AB0〜AB15およびシステム制御信号であるIOリ
クエスト信号（）、ライト信号（WR）が与
えられるＩ／Ｏアドレスデコーダ８と、このＩ／
Ｏアドレスデコーダ８の出力に基づいて、CPU
１が上述の割り込み要求用Ｉ／Ｏポート0F00H
へデータを書き込むことによりローレベルのイン
タラプトイネーブルアウト信号（IEO）を出力す
る第１出力回路９と、このインタラプトイネーブ
ルアウト信号およびインタラプトイネーブルイン
信号（IEI）に基づいて、割り込み要求信号
（INT）をCPUに出力する第２出力回路１０と、
この割り込み要求信号に対するCPUの割り込み
応答サイクルにおいて、割り込みベクトルを前記
CPUに出力する割り込みベクトル出力回路１１
と、前記Ｉ／Ｏアドレスデコーダ８の出力に基づ
いて、前記割り込みベクトルに対してCPU１が
上述のアドレス設定用Ｉ／Ｏポート0F01Hへ設
定用アドレスデータを書き込むことによりラツチ
信号を出力するラツチ信号出力回路１２と、この
ラツチ信号によつて前記設定用アドレスデータを
ラツチするラツチ回路１３と、ラツチされた設定
用アドレスデータおよびCPU１からのアドレス
データに基づいて、セレクト信号を出力するデコ
ード回路１４とを備えている。
Ｉ／Ｏアドレスデコーダ８は、CPU１からの
アドレスデータAB0〜AB15およびシステム制御
信号（，）に基づいてゲート信号を出
力するデコーダ１５と、このゲート信号に応答し
てアドレスデータAB0〜AB15に応じて第１〜第
４出力端子１７〜２０のいずれかよりローレベル
の出力を与えるセレクタ１６とから成る。
アドレスデータAB0〜AB15およびシステム制御
信号（，）に基づいてゲート信号を出
力するデコーダ１５と、このゲート信号に応答し
てアドレスデータAB0〜AB15に応じて第１〜第
４出力端子１７〜２０のいずれかよりローレベル
の出力を与えるセレクタ１６とから成る。
このＩ／Ｏアドレスデコーダ８では、CPU１
が、割り込み要求用Ｉ／Ｏポート0F00Hにデー
タを書き込むことにより、セレクタ１６の第１出
力端子１７がローレベルとなり、アドレス設定リ
セツト用Ｉ／Ｏポート0F01Hにデータを書き込
むことにより、セレクタ１６の第２出力端子１８
がローレベルとなり、アドレス設定用Ｉ／Ｏポー
ト0F03Hにデータを書き込むことにより、セレ
クタ１６の第４出力端子２０がローレベルとな
る。
が、割り込み要求用Ｉ／Ｏポート0F00Hにデー
タを書き込むことにより、セレクタ１６の第１出
力端子１７がローレベルとなり、アドレス設定リ
セツト用Ｉ／Ｏポート0F01Hにデータを書き込
むことにより、セレクタ１６の第２出力端子１８
がローレベルとなり、アドレス設定用Ｉ／Ｏポー
ト0F03Hにデータを書き込むことにより、セレ
クタ１６の第４出力端子２０がローレベルとな
る。
第１出力回路９は、Ｉ／Ｏアドレスデコーダ８
のセレクタ１６の第１出力端子１７の出力が与え
られる第１フリツプフロツプ２１と、この第１フ
リツプフロツプ２１の出力を反転するインバー
タ２２と、このインバータ２２の出力および第２
フリツプフロツプ２３の出力が与えられるナン
ドケート２４とを備えている。各フリツプフロツ
プ２２，２３の出力は、初期状態においては、
共にハイレベルであり、CPU１が割り込み要求
用Ｉ／Ｏポート0F00Hに任意のデータを書き込
むことにより、Ｉ／Ｏアドレスデコーダ８の第１
出力端子１７の出力がローレベルとなり、これに
よつて、第１フリツプフロツプ２１の出力がロ
ーレベルとなつて、ナンドゲート２４からはロー
レベルのインタラプトイネーブルアウト信号
（IEO）が出力される。また、この第１出力回路
９は、後述のように、第２フリツプフロツプ２３
の出力によつて、リセツトされてハイレベルの
インタラプトイネーブルアウト信号を出力する。
のセレクタ１６の第１出力端子１７の出力が与え
られる第１フリツプフロツプ２１と、この第１フ
リツプフロツプ２１の出力を反転するインバー
タ２２と、このインバータ２２の出力および第２
フリツプフロツプ２３の出力が与えられるナン
ドケート２４とを備えている。各フリツプフロツ
プ２２，２３の出力は、初期状態においては、
共にハイレベルであり、CPU１が割り込み要求
用Ｉ／Ｏポート0F00Hに任意のデータを書き込
むことにより、Ｉ／Ｏアドレスデコーダ８の第１
出力端子１７の出力がローレベルとなり、これに
よつて、第１フリツプフロツプ２１の出力がロ
ーレベルとなつて、ナンドゲート２４からはロー
レベルのインタラプトイネーブルアウト信号
（IEO）が出力される。また、この第１出力回路
９は、後述のように、第２フリツプフロツプ２３
の出力によつて、リセツトされてハイレベルの
インタラプトイネーブルアウト信号を出力する。
第１出力回路９からのインタラプトイネーブル
アウト信号および割り込み優先順位の高いメモリ
ボードからのインタラプトイネーブルイン（IEI）
信号に基づいて、割り込み要求信号（）を
CPU１に出力する第２出力回路１０は、インタ
ラプトイネーブルイン信号を反転するインバータ
２５と、このインバータ２５の出力およびインタ
ラプトイネーブルアウト信号が与えられるインバ
ートナンドゲート２６から成り、インタラプトイ
ネーブルアウト信号がローレベルで、インタラプ
トイネーブルイン信号がハイレベルであるとき
に、ローレベルの割り込み要求信号をCPU１に
出力する。
アウト信号および割り込み優先順位の高いメモリ
ボードからのインタラプトイネーブルイン（IEI）
信号に基づいて、割り込み要求信号（）を
CPU１に出力する第２出力回路１０は、インタ
ラプトイネーブルイン信号を反転するインバータ
２５と、このインバータ２５の出力およびインタ
ラプトイネーブルアウト信号が与えられるインバ
ートナンドゲート２６から成り、インタラプトイ
ネーブルアウト信号がローレベルで、インタラプ
トイネーブルイン信号がハイレベルであるとき
に、ローレベルの割り込み要求信号をCPU１に
出力する。
この割り込み要求信号に対するCPU１の割り
込み応答サイクルにおいて、割り込みベクトルを
前記CPU１に出力する割り込みベクトル出力回
路１１は、インバートナンドゲート２７からのゲ
ート信号が与えられるドライバ回路２８から構成
されている。このドライバ回路２８は、ローレベ
ルのゲート信号が与えられたときに、入力端子１
Ａ１〜１Ａ４，２Ａ１〜２Ａ４に設定されてい
る。１バイトのベクトルデータ、この例では、０
２ＨをデータバスDB7〜DB0に乗せてCPU１に与
える。なお、ゲート信号を与えるインバートナン
ドゲート２７には、エムワン信号（1）、割り込
み要求信号（）、インタラプトイネーブルア
ウト信号（IEO）および反転されたインタラプト
イネーブルイン信号（IEI）が与えられており、
割り込み応答サイクルにおいては、エムワン信号
がローレベルとなるので、すべての入力がローレ
ベルとなり、これによつて、ローレベルのゲート
信号を割り込みベクトル出力回路１１に与える。
込み応答サイクルにおいて、割り込みベクトルを
前記CPU１に出力する割り込みベクトル出力回
路１１は、インバートナンドゲート２７からのゲ
ート信号が与えられるドライバ回路２８から構成
されている。このドライバ回路２８は、ローレベ
ルのゲート信号が与えられたときに、入力端子１
Ａ１〜１Ａ４，２Ａ１〜２Ａ４に設定されてい
る。１バイトのベクトルデータ、この例では、０
２ＨをデータバスDB7〜DB0に乗せてCPU１に与
える。なお、ゲート信号を与えるインバートナン
ドゲート２７には、エムワン信号（1）、割り込
み要求信号（）、インタラプトイネーブルア
ウト信号（IEO）および反転されたインタラプト
イネーブルイン信号（IEI）が与えられており、
割り込み応答サイクルにおいては、エムワン信号
がローレベルとなるので、すべての入力がローレ
ベルとなり、これによつて、ローレベルのゲート
信号を割り込みベクトル出力回路１１に与える。
Ｉ／Ｏアドレスデコーダ８の出力に基づいて、
前記割り込みベクトルに対応してCPU１がアド
レス設定用Ｉ／Ｏポートへ設定用アドレスデータ
を書き込むのに応答してラツチ信号を出力するラ
ツチ信号出力回路１２は、Ｉ／Ｏアドレスデコー
ダ８のセレクタ１６の第２出力端子１８の出力が
与えられるインバータ２９と、このインバータ２
９の出力、インタラプトイネーブルイン信号
（IEI）および第２フリツプフロツプ２３の出力
が与えられるナンドゲート３０とから成る。
前記割り込みベクトルに対応してCPU１がアド
レス設定用Ｉ／Ｏポートへ設定用アドレスデータ
を書き込むのに応答してラツチ信号を出力するラ
ツチ信号出力回路１２は、Ｉ／Ｏアドレスデコー
ダ８のセレクタ１６の第２出力端子１８の出力が
与えられるインバータ２９と、このインバータ２
９の出力、インタラプトイネーブルイン信号
（IEI）および第２フリツプフロツプ２３の出力
が与えられるナンドゲート３０とから成る。
CPU１が割り込みベクトルに従つてアドレス
設定のための割り込み処理ルーチンに移り、設定
するアドレスデータ、すなわち、設定用アドレス
データをアドレス設定用Ｉ／Ｏポート0F01Hに
書き込むと、Ｉ／Ｏアドレスデコーダ８のセレク
タ１６の第２出力端子１８の出力がローレベルと
なり、これによつて、ラツチ信号出力回路１２
は、ローレベルのラツチ信号を出力する。
設定のための割り込み処理ルーチンに移り、設定
するアドレスデータ、すなわち、設定用アドレス
データをアドレス設定用Ｉ／Ｏポート0F01Hに
書き込むと、Ｉ／Ｏアドレスデコーダ８のセレク
タ１６の第２出力端子１８の出力がローレベルと
なり、これによつて、ラツチ信号出力回路１２
は、ローレベルのラツチ信号を出力する。
このラツチ信号によつてデータバスDB0〜DB3
の設定用アドレスデータをラツチするラツチ回路
１３は、４回路Ｄフリツプフロツプ３１によつて
構成されている。
の設定用アドレスデータをラツチするラツチ回路
１３は、４回路Ｄフリツプフロツプ３１によつて
構成されている。
また、このラツチ信号は、第２フリツプフロツ
プ２３に与えられ、これによつて、第２フリツプ
フロツプ２３の出力がローレベルとなり、それ
以後の設定用アドレスデータの書き込みが禁止さ
れるようになつている。
プ２３に与えられ、これによつて、第２フリツプ
フロツプ２３の出力がローレベルとなり、それ
以後の設定用アドレスデータの書き込みが禁止さ
れるようになつている。
ラツチ回路１３にラツチされた設定用アドレス
データおよびCPU１からのアドレスデータAB12
〜AB15に基づいて、セレクト信号を出力するデ
コード回路１４は、第１〜第４エクスクルーシブ
オアゲート３２〜３５と、ナンドゲート３６とか
ら成る。
データおよびCPU１からのアドレスデータAB12
〜AB15に基づいて、セレクト信号を出力するデ
コード回路１４は、第１〜第４エクスクルーシブ
オアゲート３２〜３５と、ナンドゲート３６とか
ら成る。
アドレスを再設定する場合には、CPU１がア
ドレス設定リセツト用Ｉ／Ｏポート0F03Hに任
意のデータを書き込むことにより、Ｉ／Ｏアドレ
スデコーダ８のセレクタ１６の第４出力端子２０
がローレベルとなり、これによつて、インバート
ノアゲート３７の出力がローレベルとなつて第
１、第２フリツプフロツプ２１，２３がリセツト
される。これによつて、新たにアドレスを設定す
ることが可能となる。
ドレス設定リセツト用Ｉ／Ｏポート0F03Hに任
意のデータを書き込むことにより、Ｉ／Ｏアドレ
スデコーダ８のセレクタ１６の第４出力端子２０
がローレベルとなり、これによつて、インバート
ノアゲート３７の出力がローレベルとなつて第
１、第２フリツプフロツプ２１，２３がリセツト
される。これによつて、新たにアドレスを設定す
ることが可能となる。
次に、上記構成を有するアドレスデコード回路
の動作を説明する。
の動作を説明する。
先ず、CPU１が、割り込み要求用Ｉ／Ｏポー
ト0F00Hに任意のデータを書き込むと、第１、
第２メモリボード２，３の各アドレスデコード回
路４，５のＩ／Ｏアドレスデコーダ８のセレクタ
１６の第１出力端子１７の出力がローレベルとな
り、第１出力回路９の第１フリツプフロツプ２１
の出力がローレベルとなつて、第１出力回路９
からは、ローレベルのインタラプトイネーブルア
ウト信号（IEO）が出力される。
ト0F00Hに任意のデータを書き込むと、第１、
第２メモリボード２，３の各アドレスデコード回
路４，５のＩ／Ｏアドレスデコーダ８のセレクタ
１６の第１出力端子１７の出力がローレベルとな
り、第１出力回路９の第１フリツプフロツプ２１
の出力がローレベルとなつて、第１出力回路９
からは、ローレベルのインタラプトイネーブルア
ウト信号（IEO）が出力される。
第１図に示されるように、第１メモリボード２
のインタラプトイネーブル入力は、＋５Ｖに接続
されているので、ハイレベルであり、したがつ
て、第１アドレスデコード回路４の第２出力回路
１０は、ローレベルの割り込み要求信号（）
を出力する。一方、第２メモリボード３のインタ
ラプトイネーブル入力には、第１メモリボード２
のローレベルのインタラプトイネーブルアウト信
号（IEO）が与えられるので、割り込み要求信号
は出力されない。
のインタラプトイネーブル入力は、＋５Ｖに接続
されているので、ハイレベルであり、したがつ
て、第１アドレスデコード回路４の第２出力回路
１０は、ローレベルの割り込み要求信号（）
を出力する。一方、第２メモリボード３のインタ
ラプトイネーブル入力には、第１メモリボード２
のローレベルのインタラプトイネーブルアウト信
号（IEO）が与えられるので、割り込み要求信号
は出力されない。
CPU１は、割り込み要求を検出すると、割り
込み応答サイクルとなり、エムワン信号（1）
およびIOリクエスト信号（）がローレベル
となる。これによつて、第１アドレスデコード回
路４の４入力インバートナンドゲート２７の出力
がローレベルとなり、割り込みベクトル出力回路
１１に設定されている割り込みベクトル02Hがデ
ータバスDB7〜DB0に乗る。
込み応答サイクルとなり、エムワン信号（1）
およびIOリクエスト信号（）がローレベル
となる。これによつて、第１アドレスデコード回
路４の４入力インバートナンドゲート２７の出力
がローレベルとなり、割り込みベクトル出力回路
１１に設定されている割り込みベクトル02Hがデ
ータバスDB7〜DB0に乗る。
CPU１は、データバスDB7〜DB0から読み取つ
た割り込みベクトルによつてプログラムをアドレ
スの設定を行うための割り込み処理ルーチンに移
し、この実施例では、第１メモリボード２には、
メモリとして1000H〜1FFFHを割り当てるので、
アドレス設定用Ｉ／Ｏポート0F01Hに上位４ビ
ツト（AB15〜AB12）の値1Hに対応するEHを設
定用アドレスデータとして書き込む。
た割り込みベクトルによつてプログラムをアドレ
スの設定を行うための割り込み処理ルーチンに移
し、この実施例では、第１メモリボード２には、
メモリとして1000H〜1FFFHを割り当てるので、
アドレス設定用Ｉ／Ｏポート0F01Hに上位４ビ
ツト（AB15〜AB12）の値1Hに対応するEHを設
定用アドレスデータとして書き込む。
CPU１のアドレス設定用Ｉ／Ｏポート0F01H
への設定用アドレスデータEHの書き込みに応答
して、第１アドレスデコード回路４のＩ／Ｏアド
レスデコーダ８のセレクタ１６の第２出力端子１
８の出力がローレベルとなり、ラツチ信号出力回
路１２からローレベルのラツチ信号が出力され、
これによつて、前記設定用アドレスデータEH
が、ラツチ回路１３にラツチされる。このラツチ
された設定用アドレスデータEHがデコード回路
１４の各イクスクルーシブオアゲート３２〜３５
にそれぞれ与えられて第１メモリボード２のアド
レス設定が終了する。
への設定用アドレスデータEHの書き込みに応答
して、第１アドレスデコード回路４のＩ／Ｏアド
レスデコーダ８のセレクタ１６の第２出力端子１
８の出力がローレベルとなり、ラツチ信号出力回
路１２からローレベルのラツチ信号が出力され、
これによつて、前記設定用アドレスデータEH
が、ラツチ回路１３にラツチされる。このラツチ
された設定用アドレスデータEHがデコード回路
１４の各イクスクルーシブオアゲート３２〜３５
にそれぞれ与えられて第１メモリボード２のアド
レス設定が終了する。
一方、第２メモリボード３の第２アドレスデコ
ード回路５では、インタラプトイネーブルイン信
号かローレベルであるからラツチ信号は出力され
ず、したがつて、前記設定用アドレスデータEH
はラツチされない。
ード回路５では、インタラプトイネーブルイン信
号かローレベルであるからラツチ信号は出力され
ず、したがつて、前記設定用アドレスデータEH
はラツチされない。
アドレス設定用Ｉ／Ｏポートへの書き込みが終
了すると、ライト信号（）がローレベルから
ハイレベルに変わり、第２フリツプフロツプ２３
の出力はローレベルに固定されて第１メモリボ
ード２のアドレス設定用Ｉ／Ｏポートは、書き込
み禁止となる。また、第１メモリボード２の第２
フリツプフロツプ２３の出力がローレベルにな
ることによつて、第１出力回路９からのインタラ
プトイネーブルアウト信号IEOは、ハイレベルと
なる。
了すると、ライト信号（）がローレベルから
ハイレベルに変わり、第２フリツプフロツプ２３
の出力はローレベルに固定されて第１メモリボ
ード２のアドレス設定用Ｉ／Ｏポートは、書き込
み禁止となる。また、第１メモリボード２の第２
フリツプフロツプ２３の出力がローレベルにな
ることによつて、第１出力回路９からのインタラ
プトイネーブルアウト信号IEOは、ハイレベルと
なる。
CPU１はリターンフロムインタラプトRETI命
令を実行して割り込み処理ルーチンを終了する。
令を実行して割り込み処理ルーチンを終了する。
第１メモリボード２のインタラプトイネーブル
出力がハイレベルとなつたので、第２メモリボー
ド３のインタラプトイネーブル入力がハイレベル
となり、第２メモリボード３からローレベルの割
り込み要求信号（）が出力されて、プログ
ラムは、再び割り込み処理ルーチンに移る。上述
と同様に、アドレス設定用Ｉ／Ｏポートに、設定
用アドレスデータ、この第２メモリボード２の場
合は、メモリとして2000H〜2FFFHを割り当て
るので、設定用アドレスデータとしてDHを書き
込むと、ラツチ信号が出力されて設定用アドレス
データDHが第２アドレスデコード回路５のラツ
チ回路１３にラツチされる。
出力がハイレベルとなつたので、第２メモリボー
ド３のインタラプトイネーブル入力がハイレベル
となり、第２メモリボード３からローレベルの割
り込み要求信号（）が出力されて、プログ
ラムは、再び割り込み処理ルーチンに移る。上述
と同様に、アドレス設定用Ｉ／Ｏポートに、設定
用アドレスデータ、この第２メモリボード２の場
合は、メモリとして2000H〜2FFFHを割り当て
るので、設定用アドレスデータとしてDHを書き
込むと、ラツチ信号が出力されて設定用アドレス
データDHが第２アドレスデコード回路５のラツ
チ回路１３にラツチされる。
以上のようにして第１、第２メモリボード２，
３へのアドレス空間の割り付けが終了する。
３へのアドレス空間の割り付けが終了する。
このようにデイツプスイツチを用いることな
く、割り込み応答を利用してプログラムによつて
アドレスの設定を行うので、従来例のようにデイ
ツプスイツチの設定を誤つてデータバスが衝突し
てコンピユータが動作しないといつたことが防止
されるとともに、プログラムによつてアドレスの
設定を変えることができる。
く、割り込み応答を利用してプログラムによつて
アドレスの設定を行うので、従来例のようにデイ
ツプスイツチの設定を誤つてデータバスが衝突し
てコンピユータが動作しないといつたことが防止
されるとともに、プログラムによつてアドレスの
設定を変えることができる。
上述の実施例では、２枚のメモリボード２，３
のアドレス設定について説明したけれども、本考
案は、任意の数の外部増設機器に同様に適用でき
るものである。
のアドレス設定について説明したけれども、本考
案は、任意の数の外部増設機器に同様に適用でき
るものである。
＜考案の効果＞
以上のように本考案によれば、デイツプスイツ
チを使用することなく、割り込み応答を利用して
プログラムによつてアドレスの設定を行うことが
できるので、従来例のようにデイツプスイツチの
設定誤りによる誤動作を防止することが可能とな
る。
チを使用することなく、割り込み応答を利用して
プログラムによつてアドレスの設定を行うことが
できるので、従来例のようにデイツプスイツチの
設定誤りによる誤動作を防止することが可能とな
る。
第１図は本考案の一実施例のシステム構成図、
第２図は第１図のアドレスデコード回路のブロツ
ク図、第３図は従来例の構成図である。 １……CPU、８……Ｉ／Ｏアドレスデコーダ、
９，１０……第１、第２出力回路、１１……割り
込みベクトル出力回路、１２……ラツチ信号出力
回路、１３……ラツチ回路、１４……デコード回
路。
第２図は第１図のアドレスデコード回路のブロツ
ク図、第３図は従来例の構成図である。 １……CPU、８……Ｉ／Ｏアドレスデコーダ、
９，１０……第１、第２出力回路、１１……割り
込みベクトル出力回路、１２……ラツチ信号出力
回路、１３……ラツチ回路、１４……デコード回
路。
Claims (1)
- 【実用新案登録請求の範囲】 CPUからのアドレスデータおよび制御信号が
与えられるＩ／Ｏアドレスデコーダと、 このＩ／Ｏアドレスデコーダの出力に基づい
て、CPUの割り込み要求用Ｉ／Ｏポートへのデ
ータの書き込みに応答してローレベルのインタラ
プトイネーブルアウト信号を出力する第１出力回
路と、 このインタラプトイネーブルアウト信号および
インタラプトイネーブルイン信号に基づいて、割
り込み要求信号をCPUに出力する第２出力回路
と、 前記割り込み要求信号に対するCPUの割り込
み応答サイクルにおいて、割り込みベクトルを前
記CPUに出力する割り込みベクトル出力回路と、 前記Ｉ／Ｏアドレスデコーダの出力に基づい
て、前記割り込みベクトルに対応するCPUのア
ドレス設定用Ｉ／Ｏポートへの設定用アドレスデ
ータの書き込みに応答してラツチ信号を出力する
ラツチ信号出力回路と、 前記ラツチ信号によつて前記設定用アドレスデ
ータをラツチするラツチ回路と、 前記ラツチされた設定用アドレスデータおよび
CPUからのアドレスデータに基づいて、セレク
ト信号を出力するデコード回路とを具備すること
を特徴とするアドレスデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13341887U JPH054042Y2 (ja) | 1987-08-31 | 1987-08-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13341887U JPH054042Y2 (ja) | 1987-08-31 | 1987-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6439540U JPS6439540U (ja) | 1989-03-09 |
| JPH054042Y2 true JPH054042Y2 (ja) | 1993-02-01 |
Family
ID=31391257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13341887U Expired - Lifetime JPH054042Y2 (ja) | 1987-08-31 | 1987-08-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH054042Y2 (ja) |
-
1987
- 1987-08-31 JP JP13341887U patent/JPH054042Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6439540U (ja) | 1989-03-09 |
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