JPH031397A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体集積回路に係り、詳しくは半導体記憶装置に備え
た冗長セルを選択するための冗長セル選択回路に関し、 事前に冗長セルにアクセスすることができるようにし、
効率のよい半導体記憶装置の検査を行なうことができる
半導体集積回路を提供することを目的とし、 複数のヒユーズの切断・非切断の組合せによって不良セ
ルのアドレスを指示する制御信号と、外部アドレス信号
とを比較する冗長比較回路と、その冗長比較回路からの
比較結果に基づいて外部アドレス信号が不良セルのアド
レスをアクセスしているか否かを判定し、不良セルのア
ドレスをアクセスしているとき、不良セル側のアドレス
デコ−ダを非活性にし、冗長セル側のアドレスデコーダ
を活性化状態にする冗長判定回路とからなる半導体集積
回路において、外部パッドからのセレクト信号にて冗長
セルを選択指示し、その選択指示信号にて冗長セル側の
アドレスデコーダを活性化状態にする冗長強制選択回路
を設けた。

［産業上の利用分野］ 本発明は半導体集積回路に係り、詳しくは半導体記憶装
置に備えた冗長セルを選択するための冗長セル選択回路
に関するものである。

近年、半導体集積回路の集積度が高まるにつれて、冗長
セルを設けることは不可欠なものになっている。そして
、冗長セルはその使用目的から不良であることは半導体
記憶装置自身が不良であることを意味する。従って、冗
長セル自身が不良であるか否かを予め知ることは半導体
記憶装置における検査時間の効率化を図る上で重要であ
る。

［従来の技術］ 従来、半導体記憶装置において記憶領域を構成する多数
のセル中の１つに不良が生じている場合には、その不良
セルから冗長セルに切り換えるようにしている。その切
り換え手段として半導体記憶装置には冗長セル選択回路
が設けられ、同選択回路は半導体記憶装置内に設けたヒ
ユーズを切断し、その切断に基づいて発生する制御信号
を利用して切り換えていた。

第４図に示すように、冗長セル選択回路は冗長比較回路
１、冗長判定回路２、通常のアドレスプリデコーダ３及
び冗長アドレスデコーダ４等から構成され、冗長比較回
路１にヒユーズ切断の有無に基づく制御信号（ヒユーズ
が切断されている場合は論理値ｒＨＪの制御信号）と外
部アドレス信号を入力し、両者を比較し、この比較結果
を次段の冗長判定回路２にて判定する。

そして、ヒユーズを切断しないで冗長セルを選択しない
と判定したときには判定回路２は通常のアドレスプリデ
コーダ３を活性にし冗長アドレスデコーダ４を非活性に
するための活性／非活性信号を出力する。反対に、ヒユ
ーズを切断して冗長セルを選択していると判定したとき
には判定回路２は冗長アドレスデコーダ４を活性にしア
ドレスプリデコーダ３を非活性にするための選択信号を
出力する。

そして、このように冗長セルが選択されたとき、その選
択された冗長セルについてその良否が検査され、不良の
場合にはこの半導体記憶装置は使用不能として廃棄して
いた。

［発明が解決しようとする課題］ 従って、半導体記憶装置の検査において不良セルが発見
され、それを補完すべくヒユーズを切断して冗長セルに
切り換えた後に冗長セルの良否の検査が行なわれること
から、非常に効率の悪い検査作業を強いられていた。

即ち、冗長セルがヒユーズを切断することなく事前にア
クセスできるようにして良否の判断ができれば、冗長セ
ルが不良であるときには不良セルを発見しそれを補完す
べくヒユーズを切断して冗長セルに切り換える作業が不
要になり無意味な作業及び検査をする必要がなくなるこ
とになる。特にヒユーズを切断する作業は非常に時間を
要し検査の効率化を図る上で障害となっていた。

本発明の目的は事前に冗長セルにアクセスすることがで
きるようにし、効率のよい半導体記憶装置の検査を行な
うことができる半導体集積回路を提供することにある。

Ｃ課題を解決するための手段］ 第１図は本発明の原理説明図である。

冗長セルを備えた半導体記憶装置において、複数のヒユ
ーズの切断・非切断の組合せによって不良セルのアドレ
スを指示する制御信号と外部アドレス信号を比較する冗
長比較回路ｌが設けられているとともに、冗長比較回路
１からの比較結果に基づいて外部アドレス信号が不良セ
ルのアドレスをアクセスしているが否がを判定する冗長
判定回路２が設けられている。同冗長判定回路２は不良
セルのアドレスをアクセスしているとき、不良セル側の
アドレスデコーダ３を非活性にし、冗長セル側のアドレ
スデコーダ４を活性化状態にする。

さらに、半導体記憶装置には外部パフドロ及び同パッド
からのセレクト信号にて冗長セルを選択指示し、その選
択指示信号にて冗長セル側のアドレスデコーダ４を活性
化状態にする冗長強制選択回路５が設けられている。

［作用］ 冗長強制選択回路５は外部パフドロからの所定の冗長セ
ルを指示するセレクト信号を入力すると、その冗長セル
を選択指示する選択指示信号を出力する１選択指示信号
は前記冗長比較回路１及び冗長判定回路２の比較・判定
結果に関係なく冗長セル側のアドレスデコーダ４を活性
化状態にする。

［実施例］ 以下、本発明を半導体記憶装置に設けた冗長セル選択回
路に具体化した一実施例について図面に従って説明する
。

尚、説明の便宜上、本実施例の半導体記憶装置の外部ア
ドレス信号は８ビツトで構成されているとともに、冗長
セルはロウ方向の冗長セルが４系統、コラム方向の冗長
セルが２系統、合計６系統の冗長セルが用意されている
。

第２図は強制選択回路図を示し、強制選択回路１１は６
個のナンド回路１２ａ〜１２ｆと３個のノット回路１３
ａ〜１３ｃとから構成され、半導体記憶装置の基板上に
設けられた３個の外部パッド１４ａ〜１４Ｃから３ビツ
トの外部セレクト信号を入力する。強制選択回路１１は
デコーダ回路であって、３ビツトの外部セレクト信号（
論理値がｒＬ、Ｌ、ＬＪとｒＨ，Ｈ，ＨＪを除く）が入
力されたとき、そのセレクト信号に基づいて６個のナン
ド回路１２ａ〜１２ｆの中の所定の１つのナンド回路の
出力のみが論理値「Ｌ」となる。

各ナンド回路１２ａ〜１２ｆの出力端子はそれぞれ前記
６系統の冗長セルに対応させていて、ナンド回路の出力
が論理値ｒＬＪのとき、その論理値ｒＬＪのナンド回路
に対応する系統の冗長セルが選択指示されるようになっ
ている。従って、前記外部パッド１４ａ〜１４ｃにそれ
ぞれ検査用の探針を当て、探針を介して外部セレクト信
号を出力することによって、強制選択回路１１は６系統
の冗長セルの中から１系統の冗長セルを選択指示するこ
とができる。

次に、前記強制選択回路１１からの選択指示信号に基づ
いて対応する系統の冗長セルを活性化する冗長判定回路
１５について第３図に従って説明する。尚、冗長判定回
路１５は各系統の冗長セル毎に対して設けられていて、
その回路構成は実質的に同じなので説明の便宜上、第３
図においては１系統の冗長セルの冗長判定回路１５のみ
を示している。

まず、冗長判定回路１５の前段に設けられた冗長比較回
路１６について説明すると、同比較回路１６は８ビツト
の外部アドレス信号の各ビー／　）毎に設けられた比較
回路部１６ａから構成され、比較回路部１６ａはＰ型及
びＮ型ＭＯＳトランジスタからなる２つのゲート回路１
７．１８と１つのノット回路１９とからなっている。そ
して、一方のゲート回路１７には外部アドレス信号中の
対応するビット信号が、他方のゲート回路１８には前記
ビット信号を反転させたビット信号が入力される。

又、両ゲート回路１７．１８はそのビットに対応して設
けられたヒユーズの切断の有無の制御信号をゲート信号
として直接及びノット回路１９を介して入力する。そし
て、制御信号の論理値はヒユーズが切断されている時に
は「Ｈ」、切断されていない時には「Ｌ」となっている
。その結果、制御信号とビット信号の論理値が同じ場合
にのみ比較回路部１６ａは論理値がｒＨＪの比較信号を
出力する。

従って、外部アドレス信号の各ビット信号の論理値に合
せて各ヒユーズが切断・非切断された時、即ち、冗長比
較回路１６は不良セルのアドレスに対応するように各ヒ
ユーズが切断された状態で、不良セルのアドレスをアク
セスする外部アドレス信号が入力された時、各比較回路
部１６ａから出力される比較信号は全てｒＨＪとなる。

冗長判定回路１５は３つのナンド回路２０゜２１．２２
と１つのソフト回路２３とから構成され、ナンド回路２
０は前記冗長比較回路１６の各比較回路部１６ａの比較
信号を入力し、前記比較回路部１６ａの比較信号が全て
ｒＨＪのとき、外部アドレス信号が不良セルに対応する
アドレスをアクセスしている、即ち不良セルを代替する
冗長セルをアクセスすることを意味する論理値「Ｌ」の
判定信号を出力する。反対に、判定信号が論理値ｒＨＪ
のときには外部アドレス信号が不良セルに対応するアド
レスをアクセスしない、即ち前記冗長セルをアクセスし
ないことを意味している。

次段のナンド回路２１は前記判定信号と、前記強制選択
回路１１の対応する系統のナンド回路から出力される選
択指示信号を入力する。そして、選択指示信号又は判定
信号の論理値の少なくともいずれか一方がｒＬＪの場合
には、外部アドレス信号又は外部パッド１４ａ〜１４ｃ
からの外部セレクＨｇ号の少なくともいずれか一方から
冗長セルをアクセスしているとして同ナンド回路２１は
論理値ｒＨＪの出力信号を出力する。又、外部アドレス
信号及び外部セレクト信号が共に冗長セルをアクセスし
ていない時には同ナンド回路２１は論理値ｒＬＪの出力
信号を出力する。

次段のナンド回路２２は活性化信号、ヒユーズ判定信号
及び前段のナンド回路２１の出力信号を人力している。

尚、活性化信号及びヒユーズ判定信号の出力は半導体記
憶装置が動作状態にあり、外部アドレス信号又は外部セ
レクト信号が入力されているときには論理値ｒＨＪとな
っている。

従って、前記出力信号がｒＨＪＯ時、ナンド回路２２の
出力は論理値ｒＬＪとなり、そのｒＬＪの出力はそのま
まプリデコーダ（図示しない）を非活性にする「Ｌ」の
プリデコーダ活性／非活性信号となるとともに、ソフト
回路２３を介して冗長デコーダ（図示しない）を活性化
するｒＨＪのプリデコーダ活性／非活性信号となる。反
対に、出力信号がｒＬＪの時、ナンド回路２２の出力は
論理値ｒＨＪとなり、その「Ｈ」の出力はプリデコーダ
を活性化にするｒＨＪのプリデコーダ活性／非活性信号
となるとともに、冗長デコーダを非活性にするｒＬＪの
プリデコーダ活性／非活性信号となる。

このように構成された冗長セル選択回路においては、複
数のヒユーズを適宜切断し、その切断・非切断の組合せ
によって不良セルのアドレスを指示する制御信号を作る
前において、所定の冗長セルの良否検査を行なうべく外
部パッド１４ａ〜１４ｃから外部セレクト信号を強制選
択回路１１に出力すると、その外部セレク［８号が指示
する冗長セルに対応する冗長判定回路１５のみに「Ｌ」
の選択指示信号を出力する。冗長判定回路１５はナンド
回路２１において、比較回路１６からの比較信号の論理
値に関係なくこのｒＬＪの選択指示信号に基づいて次段
のナンド回路２２にｒＨＪの出力信号を出力する。そし
て、ナンド回路２２は冗長デコーダを活性化し、冗長セ
ルをアクセス状態にする。

以上詳述したように、本実施例では不良セルのアドレス
を指示する制御信号を作成するために複数のヒユーズを
適宜切断する作業をする前に、外部パッド１４ａ〜１４
Ｃから外部セレク１号を入力するだけで、冗長セルにア
クセスすることができ、直ちに同冗長セルの良否の検査
を行なうことができるので、事前に冗長セルが不良と判
定されたときには面倒なヒユーズ切断作業をしなくて済
み非常に効率のよい検査を行なうことができる。

尚、本発明は前記実施例に限定されるものではなく、例
えば前記実施例では冗長強制選択回路１１の選択指示信
号を冗長判定回路１５のナンド回路２１に判定信号とと
もに入力し、同冗長判定回路１５を介して冗長セルにア
クセスするようにしたが、冗長判定回路１５を介さずに
冗長デコーダを活性化させるようにしてもよい。

［発明の効果］ 以上詳述したように、本発明の半導体集積回路は事前に
冗長セルにアクセスすることができ、効率のよい半導体
記憶装置の検査を行なうことができる優れた効果を発揮
する。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明を具体化した冗長セル選択回路における
強制選択回路を示す図、 第３図は本発明を具体化した冗長セル選択回路における
冗長比較回路と冗長判定回路を示す図、第４図は従来の
冗長セル選択回路を示す図である。 図において、 １は冗長比較回路、 ２は冗長判定回路、 ３はアドレスデコーダ、 ４は冗長アドレスデコーダ、 ５は冗長強制選択回路、 ６は外部パッドである。 第　１　図 本発明の詳細説明

Claims (1)

1. 【特許請求の範囲】 １　複数のヒューズの切断・非切断の組合せによって不
   良セルのアドレスを指示する制御信号と、外部アドレス
   信号とを比較する冗長比較回路（１）と、 その冗長比較回路（１）からの比較結果に基づいて外部
   アドレス信号が不良セルのアドレスをアクセスしている
   か否かを判定し、不良セルのアドレスをアクセスしてい
   るとき、不良セル側のアドレスデコーダ（３）を非活性
   にし、冗長セル側のアドレスデコーダ（４）を活性化状
   態にする冗長判定回路（２）と からなる半導体集積回路において、 外部パッド（６）からのセレクト信号にて冗長セルを選
   択指示し、その選択指示信号にて冗長セル側のアドレス
   デコーダ（４）を活性化状態にする冗長強制選択回路（
   ５）を設けたことを特徴とする半導体集積回路。