JPS6265300A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6265300A JPS6265300A JP60205747A JP20574785A JPS6265300A JP S6265300 A JPS6265300 A JP S6265300A JP 60205747 A JP60205747 A JP 60205747A JP 20574785 A JP20574785 A JP 20574785A JP S6265300 A JPS6265300 A JP S6265300A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、冗長回路を備えた半導体記憶装置に関する
もので、特にそのプログラム可能なスペアデコーダに関
する。
もので、特にそのプログラム可能なスペアデコーダに関
する。
近年、ｖＬＳＩと称される超高集積度な半導体集積回路
装置、特に大容量メモリでは、高集積化に伴なって素子
の寸法が微細化され、且つチップの大型化も著しい、こ
のため、半導体集積回路装置を構成する１つのチップ内
に不良素子が発生する確率が増大し、完全良品を得るた
めの製造歩留りが低下するという問題がある。この問題
を解決するために、予備のビットを予めチップ内に形成
しておき、不良ビットが発生した際にこの予備のピット
を選択することにより、不良チップを救済するいわゆる
冗長回路を備えた半導体集積回路装置が注目されている
。上記予備のビットと不良のビットとを置換する方法と
しては、プログラム可能なヒユーズ素子を用いて不良の
ピットを切断し、予備のピットを選択するようにデコー
ダをプログラムする方法がある。
装置、特に大容量メモリでは、高集積化に伴なって素子
の寸法が微細化され、且つチップの大型化も著しい、こ
のため、半導体集積回路装置を構成する１つのチップ内
に不良素子が発生する確率が増大し、完全良品を得るた
めの製造歩留りが低下するという問題がある。この問題
を解決するために、予備のビットを予めチップ内に形成
しておき、不良ビットが発生した際にこの予備のピット
を選択することにより、不良チップを救済するいわゆる
冗長回路を備えた半導体集積回路装置が注目されている
。上記予備のビットと不良のビットとを置換する方法と
しては、プログラム可能なヒユーズ素子を用いて不良の
ピットを切断し、予備のピットを選択するようにデコー
ダをプログラムする方法がある。
第２図は、Ｎチャネル型ＭＯＳダイナミックＲＡＭに使
用されている正規のデコーダとプログラム可能なス４ア
デコーダの回路構成を示している。アドレス人力Ａｌ−
Ａｊに対してそれぞれアドレスバッファ１１１〜１１ｊ
が設けられており、これらアドレスバッファ１１１〜Ｊ
Ｊｊによって各アドレス人力Ａ１〜Ａｊを増嘱および波
形整形して内部アドレス信号Ａ１〜Ａｊと相補的アドレ
ス信号Ａ１〜Ａｊを生成している。正規のデコーダ１２
は、上記アドレスバッファ１１１〜１１ｊから生成され
るアドレス信号Ａ１あるいはＡ４−ＡｊあるいはＡｊが
選択的に入力されるノア回路によって構成されており、
メモリセルプレイ中の１本のビット線あるいはワード線
を選択するようになっている。そして、もしメモリセル
に不良ビットが存在する場合には、正規デコーダ１２の
出力へに配設されたヒユーズ素子１３を切断することに
より、メモリセルから切り離される。
用されている正規のデコーダとプログラム可能なス４ア
デコーダの回路構成を示している。アドレス人力Ａｌ−
Ａｊに対してそれぞれアドレスバッファ１１１〜１１ｊ
が設けられており、これらアドレスバッファ１１１〜Ｊ
Ｊｊによって各アドレス人力Ａ１〜Ａｊを増嘱および波
形整形して内部アドレス信号Ａ１〜Ａｊと相補的アドレ
ス信号Ａ１〜Ａｊを生成している。正規のデコーダ１２
は、上記アドレスバッファ１１１〜１１ｊから生成され
るアドレス信号Ａ１あるいはＡ４−ＡｊあるいはＡｊが
選択的に入力されるノア回路によって構成されており、
メモリセルプレイ中の１本のビット線あるいはワード線
を選択するようになっている。そして、もしメモリセル
に不良ビットが存在する場合には、正規デコーダ１２の
出力へに配設されたヒユーズ素子１３を切断することに
より、メモリセルから切り離される。
一方、スイアデコーダ１４は、全てのアドレス信号Ａｉ
、Ａｌ〜Ａｊ、Ａｊがヒユーズ素子１５１＊１５２＋・
・・を介して供給されるノア回路から構成され、予備の
ピットを選択するよう罠なっている。こＯスｄアデコー
ダ１４をプログラムして不良のビットを予備のピットに
置換するためには、不良ビットを選択する正規デコーダ
と同じ構成になるように、アドレス信号Ａｌ、Ａｉ〜Ａ
ｊ、 Ａｊを供給するための信号線上のヒーーズ素子１
５１１ Ｉｓ！。
、Ａｌ〜Ａｊ、Ａｊがヒユーズ素子１５１＊１５２＋・
・・を介して供給されるノア回路から構成され、予備の
ピットを選択するよう罠なっている。こＯスｄアデコー
ダ１４をプログラムして不良のビットを予備のピットに
置換するためには、不良ビットを選択する正規デコーダ
と同じ構成になるように、アドレス信号Ａｌ、Ａｉ〜Ａ
ｊ、 Ａｊを供給するための信号線上のヒーーズ素子１
５１１ Ｉｓ！。
・・・を選択的に切断する。従って、切断するヒユーズ
素子の故はアドレス信号線の半分となる。
素子の故はアドレス信号線の半分となる。
ところで、スイアデコーダの数およびノア回路の入力数
はメモリデバイスの構成により大きく異なるが、ヒユー
ズ素子の数は少なくとも１００素子以上必要である。従
って、切断するＩとニーズ素子の数は、全てのスイアを
使用した場合５０素子以上となる。例えば、このヒユー
ズ素子を切断する手段としてレーデを使用した場合、近
年は比較的溶断確率が向上しているものの切断ミスがあ
る。このため、切断すべきヒユーズ素子の数を減らすこ
とが冗長回路による不良救済確率を向上させることにつ
ながる。
はメモリデバイスの構成により大きく異なるが、ヒユー
ズ素子の数は少なくとも１００素子以上必要である。従
って、切断するＩとニーズ素子の数は、全てのスイアを
使用した場合５０素子以上となる。例えば、このヒユー
ズ素子を切断する手段としてレーデを使用した場合、近
年は比較的溶断確率が向上しているものの切断ミスがあ
る。このため、切断すべきヒユーズ素子の数を減らすこ
とが冗長回路による不良救済確率を向上させることにつ
ながる。
また、従来のＮチャネル型ＭＯＳダイナミックＲＡＭに
使用されている正規のデコーダ１２ば、上記のようにノ
ア回路から構成されている。このノア回路は、一度全出
力ノードをハイ（”Ｈ″）レベルに！リチャージし、選
択されたノード以外のノードをディスチャージしてロー
（“Ｌつレベルに、選択されたノードの″Ｈ”し４ルの
みを保持するという動作を行なう。このように、選択さ
れないノードをディスチャージするため、消費電流が大
きくなる欠点があり、低消費電力化が望まれている。
使用されている正規のデコーダ１２ば、上記のようにノ
ア回路から構成されている。このノア回路は、一度全出
力ノードをハイ（”Ｈ″）レベルに！リチャージし、選
択されたノード以外のノードをディスチャージしてロー
（“Ｌつレベルに、選択されたノードの″Ｈ”し４ルの
みを保持するという動作を行なう。このように、選択さ
れないノードをディスチャージするため、消費電流が大
きくなる欠点があり、低消費電力化が望まれている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、切断すべきヒーーズ素子の数
を減少させることにより、最大の不良救済効果が得られ
、且つ低消費電力化を図ることができるプログラム可能
なデコーダ回路を備えた半導体記憶装置を提供すること
である。
その目的とするところは、切断すべきヒーーズ素子の数
を減少させることにより、最大の不良救済効果が得られ
、且つ低消費電力化を図ることができるプログラム可能
なデコーダ回路を備えた半導体記憶装置を提供すること
である。
すなわち、この発明においては、上記の目的を達成する
ために、少なくとも２つ以上のアドレス入力信号を部分
デコーダ回路によりデコードして４つ以上の信号を生成
し、これらの信号をナンド回路から成る正規デコーダに
選択的に供給するとともに、入力選択用ヒユーズ素子を
介してノア回路から成り予備のビットを選択するプログ
ラム可能なス４アデコーダに供給し、上記正規デコーダ
によって選択されるビットに不良が発生した時、この正
規デコーダの出力を遮断し、ス４アデコーダの入力選択
用ヒユーズ素子を上記不良が発生した正規デコーダに対
応して切断することにより、不良のビットを予備のビッ
トに置換するようにしている。
ために、少なくとも２つ以上のアドレス入力信号を部分
デコーダ回路によりデコードして４つ以上の信号を生成
し、これらの信号をナンド回路から成る正規デコーダに
選択的に供給するとともに、入力選択用ヒユーズ素子を
介してノア回路から成り予備のビットを選択するプログ
ラム可能なス４アデコーダに供給し、上記正規デコーダ
によって選択されるビットに不良が発生した時、この正
規デコーダの出力を遮断し、ス４アデコーダの入力選択
用ヒユーズ素子を上記不良が発生した正規デコーダに対
応して切断することにより、不良のビットを予備のビッ
トに置換するようにしている。
以下、この発明の一実施例について第１図を参照して説
明する。なお、ここでは説明を簡単にするために、アド
レス入力がＡｌとＡｊの２つの場合を例に取って説明す
る。アドレス人力Ａｉ。
明する。なお、ここでは説明を簡単にするために、アド
レス入力がＡｌとＡｊの２つの場合を例に取って説明す
る。アドレス人力Ａｉ。
Ａｊに対してそれぞれアドレスバッファ１１１．１１ｊ
が設けられておシ、このアドレスバッフ７１月ζ１１ｊ
により上記アドレス入力Ａｔ、Ａｊが増幅および波形整
形されて内部アドレス信号Ａｔ、Ａｊおよび相補的アド
レス信号Ａ１１Ａｊが生成される。これらアドレス信号
Ａ４ 、ＡＪ 、ＡＩおよびＡｊの各組合せは、ナンド
回路１６ｏ〜１６３とインバータ１７゜〜１７３とから
構成される部分デコーダＪｉｏ〜１８３に供給される。
が設けられておシ、このアドレスバッフ７１月ζ１１ｊ
により上記アドレス入力Ａｔ、Ａｊが増幅および波形整
形されて内部アドレス信号Ａｔ、Ａｊおよび相補的アド
レス信号Ａ１１Ａｊが生成される。これらアドレス信号
Ａ４ 、ＡＪ 、ＡＩおよびＡｊの各組合せは、ナンド
回路１６ｏ〜１６３とインバータ１７゜〜１７３とから
構成される部分デコーダＪｉｏ〜１８３に供給される。
これら部分デコーダＩＲＱ〜１８３は、アドレス入力信
号Ａ１．Ａｊに対して１つが選択される信号Ｘｏ％Ｘ３
を生成するもので、この部分デコードされた信号Ｘ、
％Ｘ３のうちの１つが正規デコーダ１９としてのナンド
回路に供給される。他のアドレス入力信号に対しても同
様に、部分デコードが行なわれて上記ナンド回路１９に
供給される。そして、このナンド回路１９の出力がイン
バータ２０およびヒユーズ素子２１を、それぞれ介して
メモリセルアレイ中の１本のビット線あるいはワード線
に供給される。
号Ａ１．Ａｊに対して１つが選択される信号Ｘｏ％Ｘ３
を生成するもので、この部分デコードされた信号Ｘ、
％Ｘ３のうちの１つが正規デコーダ１９としてのナンド
回路に供給される。他のアドレス入力信号に対しても同
様に、部分デコードが行なわれて上記ナンド回路１９に
供給される。そして、このナンド回路１９の出力がイン
バータ２０およびヒユーズ素子２１を、それぞれ介して
メモリセルアレイ中の１本のビット線あるいはワード線
に供給される。
一方、スペアデコーダ２２は、部分デコーダ１１Ｊｏ〜
１８３により部分デコードされた全ての信号Ｘｏ〜Ｘ３
がヒユーズ素子２３１ 、２３． 、・・・を介して供
給されるノア回路によって構成される。
１８３により部分デコードされた全ての信号Ｘｏ〜Ｘ３
がヒユーズ素子２３１ 、２３． 、・・・を介して供
給されるノア回路によって構成される。
このス４アデコーダ２２をプログラムするためには、不
良ビットを選択する正規デコーダと同じアドレス入力信
号が入力された時に選択されるようにすれば良い。すな
わち、部分デコードされた信号Ｘ、 ％Ｘ３が供給され
る信号線上に設けられたヒユーズ素子のうち、正規デコ
ーダとしてのナンド回路１９に人力される信号線と同じ
信号線に接続されたヒーーズ素子を１本切断すれば良い
。これは、４本のヒユーズ素子中、１本を切断すれば良
いことを意味する。そして、ヒユーズ素子２１を切断す
れば、不良のビットが予備のビットに置換される。従っ
て、従来の４本のヒユーズ素子中２本を切断するのと比
較して、切断すべきヒーーズ素子の数が半分で済むこと
になる。
良ビットを選択する正規デコーダと同じアドレス入力信
号が入力された時に選択されるようにすれば良い。すな
わち、部分デコードされた信号Ｘ、 ％Ｘ３が供給され
る信号線上に設けられたヒユーズ素子のうち、正規デコ
ーダとしてのナンド回路１９に人力される信号線と同じ
信号線に接続されたヒーーズ素子を１本切断すれば良い
。これは、４本のヒユーズ素子中、１本を切断すれば良
いことを意味する。そして、ヒユーズ素子２１を切断す
れば、不良のビットが予備のビットに置換される。従っ
て、従来の４本のヒユーズ素子中２本を切断するのと比
較して、切断すべきヒーーズ素子の数が半分で済むこと
になる。
また、ヒーーズ素子をナンド回路で構成したので、選択
された信号線（ビット線あるいはワード線）のみがディ
スチャー・ゾされて“Ｌ＃レベルとなり、他の信号線は
“Ｈ”レベルにグリチャーノされた状態が保持されるの
で、消費電流を少なくできる。
された信号線（ビット線あるいはワード線）のみがディ
スチャー・ゾされて“Ｌ＃レベルとなり、他の信号線は
“Ｈ”レベルにグリチャーノされた状態が保持されるの
で、消費電流を少なくできる。
上述したように、この発明によるデコーダは、備えるヒ
ユーズ素子の数は従来と同じであるが、切断するヒユー
ズ素子の数を半分にすることができ、冗長回路による不
良救済の確率を向上させることができる。
ユーズ素子の数は従来と同じであるが、切断するヒユー
ズ素子の数を半分にすることができ、冗長回路による不
良救済の確率を向上させることができる。
なお、上記実施例では２人力の部分デコーダを例に取っ
て説明したが、３人力以上であっても同様に構成するこ
とができる。また、上記部分デコーダ１８０〜１８３を
スペアデコーダ２２に供給する際、部分デコーダ” ｏ
”１８Ｂの出力をさらに別の（第２の）部分デコーダ
に供給してデコードし、この第２の部分デコーダの出力
を選択的に、入力選択用ヒユーズ素子を介してスペアデ
コーダに供給するように構成しても良い。
て説明したが、３人力以上であっても同様に構成するこ
とができる。また、上記部分デコーダ１８０〜１８３を
スペアデコーダ２２に供給する際、部分デコーダ” ｏ
”１８Ｂの出力をさらに別の（第２の）部分デコーダ
に供給してデコードし、この第２の部分デコーダの出力
を選択的に、入力選択用ヒユーズ素子を介してスペアデ
コーダに供給するように構成しても良い。
このような構成によれば、正規デコーダをスペアデコー
ダに置換する際、切断する入力選択用ヒー−ズの数を前
記第１図の回路の１／２、換言すれば従来の１／４に減
少させることができ、不良救済の効果を上げることがで
きる。
ダに置換する際、切断する入力選択用ヒー−ズの数を前
記第１図の回路の１／２、換言すれば従来の１／４に減
少させることができ、不良救済の効果を上げることがで
きる。
以上説明したようにこの発明によれば、切断すべきヒュ
ーズ素子の数を減少させることにより、最大の不良救済
効果が得られ、且つ低消費電力化を図ることができるグ
ロダラム可能なデコーダ回路を備えた半導体記憶装置を
提供できる。
ーズ素子の数を減少させることにより、最大の不良救済
効果が得られ、且つ低消費電力化を図ることができるグ
ロダラム可能なデコーダ回路を備えた半導体記憶装置を
提供できる。
第１図はこの発明の一実施例に係わる半導体記憶装置に
ついて説明するための回路図、第２図は従来の半導体記
憶装置について説明するための回路図である。 Ａ１．Ａｊ・・・アドレス入力信号、Ｊ １１．７１ｊ
・・・ア）”ｌ／スハッ７ア、１８０〜１８３・・・部
分デコーダ、１９・・・正規デコーダ、２１・・・出力
選択用ヒューズ素子、２３１ ｒ ２３２・・・入力選
択用ヒユーズ素子、２２・・・スペアデコーダ。 出願人代理人 弁理士 鈴 江 武 産業１図 第２図
ついて説明するための回路図、第２図は従来の半導体記
憶装置について説明するための回路図である。 Ａ１．Ａｊ・・・アドレス入力信号、Ｊ １１．７１ｊ
・・・ア）”ｌ／スハッ７ア、１８０〜１８３・・・部
分デコーダ、１９・・・正規デコーダ、２１・・・出力
選択用ヒューズ素子、２３１ ｒ ２３２・・・入力選
択用ヒユーズ素子、２２・・・スペアデコーダ。 出願人代理人 弁理士 鈴 江 武 産業１図 第２図
Claims (2)
- （１）少なくとも２つ以上のアドレス入力信号をデコー
ドして４つ以上の信号を生成する部分デコーダと、この
部分デコーダの出力が選択的に供給されるナンド回路か
ら成る正規デコーダと、上記部分デコーダの出力がそれ
ぞれ入力選択用ヒユーズ素子を介して入力され、予備の
ビットを選択するノア回路から成るプログラム可能なス
ペアデコーダとを具備し、上記正規デコーダによつて選
択されるビットに不良が発生した時に、上記スペアデコ
ーダの入力選択用ヒューズ素子を上記不良が発生したビ
ットを選択する正規デコーダに入力される信号に対応し
て切断することにより、不良のビットを予備のビットに
置換せしめることを特徴とする半導体記憶装置。 - （２）少なくとも２つ以上のアドレス入力信号をデコー
ドして４つ以上の信号を生成する第１の部分デコーダと
、この第１部分デコーダの出力が選択的に供給されるナ
ンド回路から成る正規デコーダと、上記第１部分デコー
ダの出力をデコードする第２の部分デコーダと、この第
２部分デコーダの出力がそれぞれ入力選択用ヒユーズ素
子を介して入力され、予備のビットを選択するノア回路
から成るプログラム可能なスペアデコーダとを具備し、
上記正規デコーダによって選択されるビットに不良が発
生した時に、上記スペアデコーダの入力選択用ヒユーズ
素子を上記不良が発生したビットを選択する正規デコー
ダに入力される信号に基づいて選択的に切断することに
より、不良のビットを予備のビットに置換せしめること
を特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205747A JPS6265300A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
| US06/907,966 US4748597A (en) | 1985-09-18 | 1986-09-16 | Semiconductor memory device with redundancy circuits |
| KR1019860007817A KR910009549B1 (ko) | 1985-09-18 | 1986-09-17 | 용장회로를 구비한 반도체기억장치 |
| EP86112889A EP0215485B1 (en) | 1985-09-18 | 1986-09-18 | Semiconductor memory device |
| DE8686112889T DE3687205T2 (de) | 1985-09-18 | 1986-09-18 | Halbleiterspeichergeraet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205747A JPS6265300A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265300A true JPS6265300A (ja) | 1987-03-24 |
| JPH0427639B2 JPH0427639B2 (ja) | 1992-05-12 |
Family
ID=16511985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205747A Granted JPS6265300A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4748597A (ja) |
| EP (1) | EP0215485B1 (ja) |
| JP (1) | JPS6265300A (ja) |
| KR (1) | KR910009549B1 (ja) |
| DE (1) | DE3687205T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63138599A (ja) * | 1986-11-29 | 1988-06-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0283898A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ装置 |
Families Citing this family (16)
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|---|---|---|---|---|
| JPS63168900A (ja) * | 1987-01-06 | 1988-07-12 | Toshiba Corp | 半導体記憶装置 |
| NL8701085A (nl) * | 1987-05-08 | 1988-12-01 | Philips Nv | Geheugen met redundante geheugenruimte. |
| JPH01144719A (ja) * | 1987-11-30 | 1989-06-07 | Toshiba Corp | リトリガブル・マルチバイブレータ |
| DE58903906D1 (de) * | 1988-02-10 | 1993-05-06 | Siemens Ag | Redundanzdekoder eines integrierten halbleiterspeichers. |
| JPH01224999A (ja) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH02137364A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体記憶装置 |
| US5022008A (en) * | 1989-12-14 | 1991-06-04 | Texas Instruments Incorporated | PROM speed measuring method |
| US5077692A (en) * | 1990-03-05 | 1991-12-31 | Advanced Micro Devices, Inc. | Information storage device with batch select capability |
| JP3325456B2 (ja) * | 1996-05-22 | 2002-09-17 | 株式会社アドバンテスト | メモリリペア方法ならびにそのメモリリペア方法が適用される電子ビームメモリリペア装置およびメモリ冗長回路 |
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|---|---|---|---|---|
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