JPH0314021A

JPH0314021A - プリンタ

Info

Publication number: JPH0314021A
Application number: JP1149118A
Authority: JP
Inventors: Atsushi Kadouchi; 門内　淳; Shinobu Nishikubo; 西久保　忍; Tsunehiko Morimoto; 森本　恒彦
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 1989-06-12
Filing date: 1989-06-12
Publication date: 1991-01-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明は、ホストコンピュータに接続して使用される
プリンタに関する。

従来の技術および発明の課題この種のプリンタは、ホストコンピュータと交信を行な
うために、プリント制御装置のインタフェースの部分に
受信可能状態を表わす信号を有し、従来のプリンタでは
、データ受信をできるだけ高速で行なうために、プリン
タ制御装置内の状態が受信可能になるとすぐに上記信号
を出゛力して、ホストコンピュータからデータを受信し
ていた。

ところで、近年、ホストコンピュータの処理能力が向上
し、プリンタへのデータ送信の速度が非常に速くなって
きている。

このため、上記のようにプリンタ制御装置内の状態が受
信可能になるとすぐに上記信号を出してデータを受信す
る従来のプリンタでは、高速データ受信のために、プリ
ンタ制御装置内のＣＰＵ　（中央処理装置）の負荷が増
大し、他の必要な処理を十分な速度で行なうことができ
なくなってしまう。

プリンタ制御装置のＣＰＵの負荷の低減を図るため、デ
ータ受信専用のＣＰＵを別に設けることが提案されてい
る。

ところが、このようにすると、部品点数が増し、装置全
体のコストアップとなってしまう。

この発明の目的は、上記の問題を解決し、高速なホスト
コンピュータに接続された場合でも、データ受信のため
に処理時間を多くとられすぎず、受信以外の他の処理に
も十分な処理を実行させるための片寄らない負荷配分を
実現し、しかも安価であるプリンタを提供することにあ
る。

課題を解決するための手段この発明によるプリンタは、ホストコンピュータと交信を行なうため、プリンタ制御
装置のインタフェースの部分に、受信可能状態を表わす
信号を有するプリンタにおいて、プリンタ制御装置内の状態が受信可能となっても、ホス
トコンピュータに対して上記受信可能状態を表わす信号
を所定時間遅らせて出力する遅延手段と、この遅延手段を有効と無効に切替える切替え手段とを備
えているものである。

好ましくは、上記切替え手段が、印字のために文字コー
ド情報から文字パターン情報へのイメージ展開処理を行
なっている間は上記遅延手段を有効にするものである。

作　　　用切替え手段が無効に切替えられている場合、プリンタ制
御装置内の状態が受信可能になると、すぐに受信可能状
態を表わす信号が出力され、データ受信が行なわれる。

切替え手段が有効に切替えられている場合、プリンタ制
御装置内の状態が受信可能になっても、所定時間遅れて
受信可能状態を表わす信号が出力され、この間に、他の
必要な処理を行なうことができる。

実　　施　　例以下、図面を参照して、この発明の詳細な説明する。

第１図は、プリンタ制御装置（１）の構成を示す。

プリンタ制御装置（１）はプリンタ全体を制御するＣ　
Ｐ　Ｕ　（２）を備えており、ＣＰ　Ｕ　（２）には、
バス（３）を介して、ＲＯＭ（４）　、ＲＡＭ（５）、
メカニズムインタフェース（８）　、ホス、トコンピュ
ータインタフェース（７）などが接続されている。

ＲＯＭ　（４）には、プリンタの制御手順およびホスト
コンピュータインタフェース（７）の制御手順などが予
め記憶されている。

ＲＡ　Ｍ　（５）は、各種作業の一時記憶などのために
使用される。

メカニズムインタフェース（８）は、プリンタメカニズ
ムの各部を制御するためのものである。

ホストコンピュータインタフェース（７）は、ホストコ
ンピュータ（８）との交信を行なうためのものであり、
その詳細が第２図に示されている。

第２図において、Ｓｌはプリンタ制御装置（１）内部が
何かを処理中で次のデータを処理できないことを示す内
部ＢＵＳＹ信号であり、ｓ２はホストコンピュータ（８
）に対してデータを受信できないことを表わす外部ＢＵ
ＳＹ信号である。これら（７）　ＢＵＳＹ信号Ｓｌ、Ｓ
２は、受信不可能なりＵＳＹ状態ではＨ（Ｈｌｇｈ）レ
ベルであり、受信可能なＲＥＡＤＹ状態になると解除さ
れてＬ（Ｌｏｗ）レベルになる。そして、外部ＢＵＳＹ
信号Ｓ２を逆に解釈すれば、ホストコンピュータ（８）
に対して受信可能状態を表わすＲＥＡＤＹ信号となる。

ｓ３は、受信可能となったことをホストコンピュータ（
８）に知らせるＡＣＫ信号である。外部ＢＵＳＹ信号Ｓ
２およびＡＣＫ信号Ｓ３は公知であり、ホストコンピュ
ータ（８）側では、どちらか一方の信号でプリンタの受
信可能を調べてもよいし、両方を使ってもよいことにな
っている。（９）は外部ＢＵＳＹ信号Ｓ３からＡＣＫ信
号Ｓ３を作り出すためのワンショット・マルチバイブレ
ークである。八〇に信号Ｓ３は、通常はＨレベルであり
、外部ＢＵＳＹ信号Ｓ２が解除されたときに一定時間だ
けＬレベルになる。

Ｓ４は、遅延あり／なしの切替え信号である。

切替え信号Ｓ４は、ＣＰＵ（２）のソフトウェアにより
、遅延あり（有効）を表わすＨレベルと遅延なしく無効
）を表わすＬレベルに切替えられる。たとえば、印字の
ために文字コード情報から文字パターン情報へのイメー
ジ展開処理を行なっているときなど、プリンタ内部の処
理容量が多くてホストコンピュータ（８）からのデータ
受信に多くの時間を使えないようなときには、切替え信
号Ｓ４はＨレベルに切替えられ、これ以外のときにはＬ
レベルに切替えられる。このように、ＣＰＵ（２）のソ
フトウェアの一部によって切替え手段が構成されている
。

（１０）は、外部ＢｔｌＳＹ信号Ｓ２を内部ＢＵＳＹ信
号Ｓ１より遅れて解除させるためのワンショット・マル
チバイブレークであり、その遅延時間はコンデンサ（Ｃ
１）と抵抗（Ｒ１）により決定される。マルチバイブレ
ーク（１０）の出力信号（遅延信号）Ｓ５は、通常はＬ
レベルであり、切替え信号Ｓ４がＨレベルの状態で内部
ＢＵＳＹ信号ｓ１が解除されたときに上記遅延時間だけ
Ｈレベルになる。

（１１）は、マルチバイブレータ（ｌＯ）の動作遅れよ
りわずかに長い時間だけ内部ＢＵＳＹ信号Ｓ１の解除が
ＯＲ回路（１２）の第１入力端子（１２ａ）へ伝わるの
を遅らせるためのインバータ回路であり、４個のインバ
ータによって構成されている。すなわち、インバータ回
路（１１）は、内部ＢＵＳＹ信号Ｓ１が解除されてから
、マルチバイブレータ（ｌＯ）が動作して遅延信号Ｓ５
がＨレベルに変化するまでの間、ＯＲ回路（１２）の第
１入力端子（１２ａ）をＬレベルにさせないための遅延
時間の非常に短い遅延回路である。そして、マルチバイ
ブレータ（１０）、インバータ回路（１１）およびＯＲ
回路（１２）によって遅延手段（１３）が構成されてい
る。

切替え信９Ｓ４が遅延なしくＬレベル）のときの各部の
動作を、第４図のタイムチャートを参照して説明する。

切替え信号Ｓ４がＬレベルであれば、マルチバイブレー
タ（１０）は全く動作せず、遅延信号Ｓ５すなわちＯＲ
回路（１２）の第２入力端子（１２ｂ）は常にＬレベル
である。内部ＢＵＳＹ信号がＨレベルの間は、インバー
タ回路（ｉＦ）の出力信号Ｓ６すなわちＯＲ回路（１２
）の第１入力端子（１２ａ）もＨレベルであり、外部Ｂ
ＵＳＹ信号Ｓ２もＨレベルになっている。内部ＢＵＳＹ
信号Ｓ１が解除されると、わずかに遅れてインバータ回
路（１１）の出力信号Ｓ６すなわちＯＲ回路（１２）の
第１入力端子（１２ａ）がＬレベルになり、このときＯ
Ｒ回路（１２）の第２入力端子（１２ｂ）はＬレベルに
なっているので、ＯＲ回路（１２）の出力信号がＬレベ
ルになって、外部ＢＵＳＹ信号Ｓ２が解除される。内部
ＢＵＳＹ信号ＳｌがＬレベルになってからインバータ回
路（１１）の出力信号Ｓ６がＬレベルになるまでの時間
は非常に短いので、内部ｎｕｓｙ信号Ｓｌが解除される
と、外部ＢＵＳＹ信号Ｓ２もほぼ同時に解除される。よ
って、内部のプリンタＲＥＡＤＹ状態がすぐにホストコ
ンピュータ（８）に伝えられ、ホストコンピュータ（８
）は次のデータを送ることができるので、最高速のデー
タ転送が行なわれる。

切替え信号Ｓ４が遅延あり（Ｈレベル）のときの各部の
動作を、第３図のタイムチャートを参照して説明する。

切替え信号Ｓ４がＨレベルになると、マルチバイブレー
タ（１０）が動作可能な状態になるが、内部ＢＵＳＹ信
号Ｓ１がＨレベルの間は、マルチバイブレータ（１０）
の遅延信号Ｓ５はＬレベルである。マタ、内部ＢＵＳＹ
信号Ｓ１がＨレベルの間は、前記同様、外部ＢＵＳＹ信
号Ｓ２もＨレベルになっている。ここで、プリンタ内部
がＲＥＡＤＹ状態となり、内部ＢＵＳＹ信号Ｓ１が解除
されると、その直後、マルチバイブレーク（’１０）が
動作し、コンデンサ（ＣＩ）と抵抗（Ｒ１）により決め
られる一定の遅延時間だけ遅延化・号Ｓ５がＨレベルに
なる。

内部ＢＵＳＹ信号Ｓｌが解除されると、わずかに遅れて
インバータ回路（１１）の出力信号Ｓ８すなわちＯＲ回
路（１２）の第１入力端子（１２ａ）がＬレベルになる
が、このときには上記のように遅延信号Ｓ５すなわちＯ
Ｒ回路（１２）の第２入力端子（１２ｂ）がＨレベルに
なっているので、外部ＢＵＳＹ信号Ｓ２はすぐには解除
されず、遅延信号Ｓ５が再びＬレベルになったときには
じめて解除される。その結果、ホストコンピュータ（８
）に対して出力される外部ＢＵＳＹ信号Ｓ２の解除は、
プリンタ内部のＢＵＳＹ状態解除よりも遅延信号Ｓ５が
Ｈレベルになっている遅延時間分だけ遅れることになる
。ホストコンピュータ（８）は外部ＢＵＳＹ信号Ｓ２を
調べて次のデータ送信を開始するので、その間、プリン
タ側のＣＰ　Ｕ　（２）は、プリンタ内部の処理を、十
分に進めることができる。

上記実施例では、マルチバイブレータ（１０）などを使
用して遅延手段を構成しているが、これと同様の手段を
ＣＰ　Ｕ　（２）のソフトウェアによって実現してもよ
い。

発明の効果この発明のプリンタによれば、上述のように、プリンタ
制御装置内の状態が受信可能となっても、ホストコンピ
ュータに対して受信可能状態を表わす信号を所定時間遅
らせて出力することができ、この間に、受信以外の他の
必要な処理を行なうことができる。このため、高速なホ
ストコンピュータに接続された場合でも、プリンタに送
られてくる印字データの転送速度を制限して、プリンタ
制御装置内の処理負荷の片寄りを防ぎ、安定した動作を
得ることができる。そして、プリンタ制御装置に遅延手
段と切替え手段を付加するだけでよいので、安価である
。

【図面の簡単な説明】

第１図はこの発明の１実施例を示すプリンタ制御装置の
電気ブロック図、第２図はそのホストコンピュータイン
タフェースの部分の電気回路図、第３図は遅延ありの場
合の各部の信号を示すタイムチャート、第４図は遅延な
しの場合の各部の信号を示すタイムチャートである。（１）・・・プリンタ制御装置、（２）・・・ＣＰＵ、
（７）・・・ホストコンピュータインタフェース、（８
）・・・ホストコンピュータ、（１０）・・・ワンショ
ット・マルチバイブレータ、（１１）・・・インバータ
回路、（１２）・・・ＯＲ回路、（１３）・・・遅延手
段。

Claims

【特許請求の範囲】

（１）ホストコンピュータと交信を行なうため、プリン
タ制御装置のインタフェースの部分に受信可能状態を表
わす信号を有するプリンタにおいて、プリンタ制御装置内の状態が受信可能となっても、ホス
トコンピュータに対して上記受信可能状態を表わす信号
を所定時間遅らせて出力する遅延手段と、この遅延手段を有効と無効に切替える切替え手段とを備
えているプリンタ。
（２）上記切替え手段が、印字のために文字コード情報
から文字パターン情報へのイメージ展開処理を行なって
いる間は上記遅延手段を有効にするものである請求項（
１）のプリンタ。