JPH0314160A - Ｉｐｌ方式 - Google Patents
Ｉｐｌ方式Info
- Publication number
- JPH0314160A JPH0314160A JP15159989A JP15159989A JPH0314160A JP H0314160 A JPH0314160 A JP H0314160A JP 15159989 A JP15159989 A JP 15159989A JP 15159989 A JP15159989 A JP 15159989A JP H0314160 A JPH0314160 A JP H0314160A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- additional processor
- mode
- register
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000004891 communication Methods 0.000 claims description 2
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＰＬ（初期プログラムローディング）方式、
特に他のプロセッサと接続されているプロセッサのＩＰ
Ｌ方式に関する。
特に他のプロセッサと接続されているプロセッサのＩＰ
Ｌ方式に関する。
従来、この種のＩＰＬ方式は、プロセッサ側のもつＲＯ
Ｍモニタにネットワークアクセス機能またはディスクア
クセス機能を組込んでおいて、電源投入時にこのＲＯＭ
モニタによってプートストラッププログラムをロードし
、このプログラムによって本来のプログラムをロードす
るようにしている。
Ｍモニタにネットワークアクセス機能またはディスクア
クセス機能を組込んでおいて、電源投入時にこのＲＯＭ
モニタによってプートストラッププログラムをロードし
、このプログラムによって本来のプログラムをロードす
るようにしている。
上述した従来のＩＰＬ方式は、−律に電源投入を契機に
、常にＲＯＭモニタによってプートストラッププログラ
ムのロードから行なっている。従ってプロセッサは必ず
ＩＰＬに必要なプートストラッププログラムをロードす
るＲＯＭモニタを持っていて、プロセッサ自身はブー・
トストラッブフ。
、常にＲＯＭモニタによってプートストラッププログラ
ムのロードから行なっている。従ってプロセッサは必ず
ＩＰＬに必要なプートストラッププログラムをロードす
るＲＯＭモニタを持っていて、プロセッサ自身はブー・
トストラッブフ。
ログラムの所在を知っている必要がある。またＩＰＬが
電源投入を契機に行なわれるため、ＩＰＬが終了しなけ
れば、専用のエミレータを用意しないかぎシプロセッサ
の制御を行なうことができず、システムの開発において
柔軟性に欠けるという欠点がある。
電源投入を契機に行なわれるため、ＩＰＬが終了しなけ
れば、専用のエミレータを用意しないかぎシプロセッサ
の制御を行なうことができず、システムの開発において
柔軟性に欠けるという欠点がある。
本発明のＩＰＬ方式は、別プロセッサに通信路を介して
接続され、少なくとも利用者とのインタフェースとディ
スク装置とを持った計算機システムにおいて、別プロセ
ッサのモードを変更するモード変更手段と、別プロセッ
サの全てのレジスタをリセットするリセット手段と、別
プロセッサの手段と、別プロセッサにプログラムをロー
ドしシステムを構築するプログラムロード手段と、別プ
ロセッサのモードを変更してスタートアップさせるため
のスタート手段とを有することにより構成される。
接続され、少なくとも利用者とのインタフェースとディ
スク装置とを持った計算機システムにおいて、別プロセ
ッサのモードを変更するモード変更手段と、別プロセッ
サの全てのレジスタをリセットするリセット手段と、別
プロセッサの手段と、別プロセッサにプログラムをロー
ドしシステムを構築するプログラムロード手段と、別プ
ロセッサのモードを変更してスタートアップさせるため
のスタート手段とを有することにより構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するだめの計算機シス
テムの構成図で、利用者とのインタフェースとディスク
装置とを持った計算機に別プロセッサとして利用者との
インタフェースを全く持たない付加プロセッサを付加し
た場合を示している。
テムの構成図で、利用者とのインタフェースとディスク
装置とを持った計算機に別プロセッサとして利用者との
インタフェースを全く持たない付加プロセッサを付加し
た場合を示している。
主計算機システムＡは入出力コントローラ２を付加プロ
セッサインタフェースとしてもち、付加プロセッサＢの
ホストインタフェース６と物理的に接続されている。主
計算機システムＡが入出力コントローラ２の入出力命令
左発行することで、付加プロセッサＢ上の資源および動
作を制御し、ＩＰＬ処理を行なう。
セッサインタフェースとしてもち、付加プロセッサＢの
ホストインタフェース６と物理的に接続されている。主
計算機システムＡが入出力コントローラ２の入出力命令
左発行することで、付加プロセッサＢ上の資源および動
作を制御し、ＩＰＬ処理を行なう。
次に、本発明を適用した付加プロセッサの別プロセッサ
によるＩＰＬ処理について説明する。付加プロセッサＢ
のＩＰＬ処理は、主計算機システムＡ上のソフトウェア
の一機能として入出力コントローラ４の命令セットを使
い機能別にコマンド化したプログラムで実現している。
によるＩＰＬ処理について説明する。付加プロセッサＢ
のＩＰＬ処理は、主計算機システムＡ上のソフトウェア
の一機能として入出力コントローラ４の命令セットを使
い機能別にコマンド化したプログラムで実現している。
第２図は別プロセッサによるＩＰＬの一連の手順である
。
。
まず、主計算機システムＡのＣＰＵＩから入出力コント
ローラ２に対して付加プロセッサＢのモードを変更する
命令ｃｈａｎｇｅ ｍｏｄｅを発行する。
ローラ２に対して付加プロセッサＢのモードを変更する
命令ｃｈａｎｇｅ ｍｏｄｅを発行する。
入出力コントローラ２は付加プロセッサＢ上のホストイ
ンタフェース６のレジスタに資源アクセスモードの値を
書込み、付加プロセッサのモードを変更する。この操作
のだめのコマンドをＣＨＡＮＧＥコマンドと称する。
ンタフェース６のレジスタに資源アクセスモードの値を
書込み、付加プロセッサのモードを変更する。この操作
のだめのコマンドをＣＨＡＮＧＥコマンドと称する。
次に１主計算機システムＡのＣＰＵＩから入出力コント
ローラ２に対して付加プロセッサＢ上の資源をリセット
するために、マイクロプログラムをダウンロードする命
令ｙｖｒｉｔｅ ｒｅｇｉｓｔｅｒと、ダウンロードし
たマイクロプログラムを実行する命令ｃｌｏｃｋ ｒｕ
ｎ とを発行する。付加プロセッサＢ上にダウンロード
されたマイクロプログラムは、付加プロセッサＢ上の各
レジスタをリセットする。
ローラ２に対して付加プロセッサＢ上の資源をリセット
するために、マイクロプログラムをダウンロードする命
令ｙｖｒｉｔｅ ｒｅｇｉｓｔｅｒと、ダウンロードし
たマイクロプログラムを実行する命令ｃｌｏｃｋ ｒｕ
ｎ とを発行する。付加プロセッサＢ上にダウンロード
されたマイクロプログラムは、付加プロセッサＢ上の各
レジスタをリセットする。
この操作のだめのコマンドをＲＥＳＥＴコマントト称す
る。
る。
次に、主計算機システムのＣＰＵＩから入出力コントロ
ーメ碇対して付加プロセッサＢ上のメモリをクリアする
ために、マイクロプログラムをダウンロードする命令ｗ
ｒｉｔｅ ｒｅｇｉｓｔｅｒ とダウンロードしたマ
イクロプログラムを実行する命令ｃｌｏｃｋ ｒｕｎ
とを発行する。付加プロセラ廿Ｂ上にダウンロードされ
たマイクロプログラムは付加プロセッサＢ上のメモリを
クリアする。この操作のだめのコマンドをＣＬＥＡＲコ
マンドと称する。
ーメ碇対して付加プロセッサＢ上のメモリをクリアする
ために、マイクロプログラムをダウンロードする命令ｗ
ｒｉｔｅ ｒｅｇｉｓｔｅｒ とダウンロードしたマ
イクロプログラムを実行する命令ｃｌｏｃｋ ｒｕｎ
とを発行する。付加プロセラ廿Ｂ上にダウンロードされ
たマイクロプログラムは付加プロセッサＢ上のメモリを
クリアする。この操作のだめのコマンドをＣＬＥＡＲコ
マンドと称する。
次に、主計算機システムＡのＣＰＵＩから入出力コント
ローラ２に対して付加プロセッサＢ上のレジスタおよび
メモリのセットアツプをするだめに、マイクロプログラ
ムをダウンロードする命令ｗｒｉｔｅ ｒｅｇｉｓｔｅ
ｒ とターランロードしたマイクロプログラムを実行
する命令ｃｌｏｃｋ ｒｕｎとを発行する。付加プロセ
ッサＢ上にダウンロードされたマイクロプログラムは付
加プロセッサＢ上のレジスタとメモリのセットアツプを
する。この操作のだめのコマンドをＩＮＩＴコマンドと
称する。
ローラ２に対して付加プロセッサＢ上のレジスタおよび
メモリのセットアツプをするだめに、マイクロプログラ
ムをダウンロードする命令ｗｒｉｔｅ ｒｅｇｉｓｔｅ
ｒ とターランロードしたマイクロプログラムを実行
する命令ｃｌｏｃｋ ｒｕｎとを発行する。付加プロセ
ッサＢ上にダウンロードされたマイクロプログラムは付
加プロセッサＢ上のレジスタとメモリのセットアツプを
する。この操作のだめのコマンドをＩＮＩＴコマンドと
称する。
次に、主計算機システムＡのＣＰＵＩから人出６−
カコントローラ２に対して付加プロセッサＢ上のシステ
ム構築のためにマイクロプログラムをダウンロードする
命令ｗｒｉｔｅ ｒｅｇｉｓｔｅｒ とプログラムを
ダウンロードする命令ｗｒｉｔｅ ｐｈｙｓｉｃａｌｓ
ｐａｃｃとを発行し、付加プロセッザＢ上にシステムを
構築する。この操作のためのコマンドをＩＰＬコマンド
と称する。
ム構築のためにマイクロプログラムをダウンロードする
命令ｗｒｉｔｅ ｒｅｇｉｓｔｅｒ とプログラムを
ダウンロードする命令ｗｒｉｔｅ ｐｈｙｓｉｃａｌｓ
ｐａｃｃとを発行し、付加プロセッザＢ上にシステムを
構築する。この操作のためのコマンドをＩＰＬコマンド
と称する。
次に、主計算機システムＡのＣＰ Ｕ １から入出力コ
ントローラ２に対して付加プロセッサＢ上のシステムの
スタートアップを行なうために、付加プロセッサＢのモ
ードを変更する命令ｃｈａｎｇｅｍ ｏ ｄ ｅとシス
テムに起動をかける命令ｃ１ｇｃｋ ｒｕｎを発行する
。入出力コントローラ２は付加プロセッサＢ上のホスト
インタフェース６のレジスタに実行モードの値を書込み
、付加プロセッサのモードを変更し、付方ｐプロセッサ
のプロセッサ７にクロックを供給しシステムに起動をか
ける。この操作のだめのコマンドをＳＴＡ、ＲＴコマン
ドと称する。
ントローラ２に対して付加プロセッサＢ上のシステムの
スタートアップを行なうために、付加プロセッサＢのモ
ードを変更する命令ｃｈａｎｇｅｍ ｏ ｄ ｅとシス
テムに起動をかける命令ｃ１ｇｃｋ ｒｕｎを発行する
。入出力コントローラ２は付加プロセッサＢ上のホスト
インタフェース６のレジスタに実行モードの値を書込み
、付加プロセッサのモードを変更し、付方ｐプロセッサ
のプロセッサ７にクロックを供給しシステムに起動をか
ける。この操作のだめのコマンドをＳＴＡ、ＲＴコマン
ドと称する。
以上の一連の手順により、付加プロセッサ構成の計算機
システムによるＩＰＬが行なわれる。
システムによるＩＰＬが行なわれる。
以上説明したように本発明は、別プロセッサからＩＰＬ
を行なうことを可能にしたことによシ、利用者の任：は
の時点の利用要求に対してプロセッサにハード的なアク
ションを加えず、ソフト的にプロセッサを立ち上げるこ
とができ、既にｆｌｉ用可能な状態にりる計算機システ
ムから立ち上げの変更、稼動システム構築トの変更を柔
軟に行なうことができる効果がある。
を行なうことを可能にしたことによシ、利用者の任：は
の時点の利用要求に対してプロセッサにハード的なアク
ションを加えず、ソフト的にプロセッサを立ち上げるこ
とができ、既にｆｌｉ用可能な状態にりる計算機システ
ムから立ち上げの変更、稼動システム構築トの変更を柔
軟に行なうことができる効果がある。
第１図は本発明の一実施例を説明するだめの計算機シス
テムの構成図、第２図は別プロセッサによるＩＰＬの処
理手順を示す図である。 １．７−・・・・・ＣＰＵ１２・・・・・・入出力コン
トローラ、３．５・・・・・・メモリ、４・・・・・・
ディスクコ／トローラ、６・・・・・・ホストインタフ
ェース、８，９・・・・・・バス、Ａ・・・・・・主計
算機システム、Ｂ・・・・・・付加プロセッサ、Ｃ・・
・・・・ディスク装置。
テムの構成図、第２図は別プロセッサによるＩＰＬの処
理手順を示す図である。 １．７−・・・・・ＣＰＵ１２・・・・・・入出力コン
トローラ、３．５・・・・・・メモリ、４・・・・・・
ディスクコ／トローラ、６・・・・・・ホストインタフ
ェース、８，９・・・・・・バス、Ａ・・・・・・主計
算機システム、Ｂ・・・・・・付加プロセッサ、Ｃ・・
・・・・ディスク装置。
Claims (1)
- 別プロセッサに通信路を介して接続され、少なくとも利
用者とのインタフェースとディスク装置とを持った計算
機システムにおいて、別プロセッサのモードを変更する
モード変更手段と、別プロセッサの全てのレジスタをリ
セットするリセット手段と、別プロセッサのメモリをク
リアするメモリクリア手段と、別プロセッサの前記レジ
スタとメモリとをセットアップするセットアップ手段と
、別プロセッサにプログラムをロードしシステムを構築
するプログラムロード手段と、別プロセッサのモードを
変更してスタートアップさせるためのスタート手段とを
有することを特徴とするＩＰＬ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15159989A JPH0314160A (ja) | 1989-06-13 | 1989-06-13 | Ｉｐｌ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15159989A JPH0314160A (ja) | 1989-06-13 | 1989-06-13 | Ｉｐｌ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0314160A true JPH0314160A (ja) | 1991-01-22 |
Family
ID=15522050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15159989A Pending JPH0314160A (ja) | 1989-06-13 | 1989-06-13 | Ｉｐｌ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314160A (ja) |
-
1989
- 1989-06-13 JP JP15159989A patent/JPH0314160A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101595455B (zh) | 操作系统的起动控制方法及信息处理装置 | |
| JP2655615B2 (ja) | 情報処理装置 | |
| JP2708608B2 (ja) | 仮想計算機のｉｐｌ処理方式 | |
| TWI507991B (zh) | 多核心處理器及其相關控制方法與電腦系統 | |
| CN117075973A (zh) | 一种基于RISC-V服务器CPU的新型LinuxBoot启动引导方法及系统 | |
| CN111857844A (zh) | 一种多核处理器的初始化方法及相关装置 | |
| CN116225541A (zh) | 一种带内cpu与带外管理bmc通信的方法及通信系统 | |
| KR100303307B1 (ko) | 실시간 오퍼레이팅 시스템에서 디버깅동작을 위한 다운로드장치 및 방법 | |
| JPH0527954A (ja) | コンピユータシステム | |
| JP2972930B2 (ja) | コンピュータシステムの最適環境設定装置 | |
| JPH0552535B2 (ja) | ||
| JPH01185733A (ja) | 入出力エミュレーション方式 | |
| JPH0587856B2 (ja) | ||
| JP3449812B2 (ja) | 制御用電子装置 | |
| JPH04346136A (ja) | 仮想命令プロセッサ構成制御方法 | |
| JPS6214240A (ja) | プログラム検査方式 | |
| JPS6367690B2 (ja) | ||
| JPS62108335A (ja) | 入出力動作制御方式 | |
| JPH01321525A (ja) | ハードウェアセマフォ | |
| JPS5953902A (ja) | 制御装置 | |
| JPS63298657A (ja) | Ｉｐｌ方式 | |
| CN115098170A (zh) | 计算机启动方法、装置、设备以及存储介质 | |
| JPS62231371A (ja) | マルチプロセッサの起動停止制御方法 | |
| CN111158768A (zh) | 一种服务器开关机控制方法、装置、设备及存储介质 | |
| JPS6224325A (ja) | 演算処理装置 |