JPH03142784A - ワード・デコード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はメモリ・アレイおよびそれと共に使用するアド
レッシング回路に関するものである。より詳細には、本
発明はスタティック・ランダム・アクセス・メモリ（Ｒ
ＡＭ）アレイ用のビット・デコード回路、リストア回路
およびワード・デコード回路に関するものである。′本
発明はＢ　Ｉ　ＣＭＯＳ技術で実施できる。

Ｂ、従来の技術 メモリ・アレイ用の種々のビット・デコード方式（列デ
コードまたは列選択とも称する）およびワード・デコー
ド（行デコードまたは行選択とも称する）方式が当技術
分野で知られている。その例としては、米国特許第４１
９８７００号、第４３３０８５１号、第４４２９３７４
号、第４５７８７７９号、第４５９６００２号、第４５
９８３９０号、第４６１２８３１号、第４８３９８９８
号、第４７５２９１３号の各明細書がある。

米国特許第４７５２９１３号（特に第５図、第６図およ
び第９図）は、ＣＴＳ（コンプリメンタリ・トランジス
タ・スイッチ）セルを用いる純バイポーラＲＡＭ用の改
善されたビット・デコーダ回路、ビット選択回路、ワー
ド・デコーダ回路およびその他の回路を開示している。

純ＣＭＯＳスタティックＲＡＭ用のデコーダ回路は、米
国特許第４１９８７００号（特に第６図）に開示されて
いる。

しかし、これらおよびその他の従来技術のデコード方式
は、ＣＭＯＳまたはＢ　Ｉ　ＣＭＯＳのスタティックＲ
ＡＭには適用できない特殊なニーズに対処するためのも
のであり、あるいはいくつかの欠点をもっていた。たと
えば、純バイポーラ・アレイ用のデコード方式は通常、
読取操作または書込操作の後にビット線にリストア信号
またはプリチャージ信号を供給することができない（ま
たその必要もない）。しかしリストア信号は、ＣＭＯＳ
またはＢＩＣＭＯＳのアレイが高速動作するために必要
である。また、このリストア信号はビット・デコード信
号と正確にタイミングを合わせる必要があるが、従来技
術ではりストア・タイミング回路（クロック駆動回路な
ど）は通常別の回路からなっており、そのためコストと
複雑さが増大した。

純バイポーラ・デコーダはまた、大量の電力を消費し、
チップ上でかなりの面積を占める。一方、純ＣＭＯＳデ
コーダは消費電力が少なく、面積も小さいが、通常は低
速である。

メモリのサイズと複雑さが増加するに伴って、関連する
アドレッシング回路も次第に複雑になってきた。したが
って、可能な限り機能を単純化して回路を縮小し、同時
に消費電力を削減し、速度を向上させ、回路密度を増加
させる必要が増大している。

Ｃ１発明が解決しようとする課題 本発明は、上述の欠点を矯正し、改良されたワード・デ
コード方式を提供する。本発明は、相対的に低い消費電
力で高速動作および高密度が提供されるように、ＢＩＣ
ＭＯＳ技術（すなわち、同一の半導体チップ上にバイポ
ーラ・トランジスタと電界効果トランジスタ、またはバ
イポーラ・トランジスタとＭＯＳ）ランジスタを有する
回路）（電界効果トランジスタとＭＯＳ）ランジスタを
ＦＥＴと総称する）によって実施することが好ましい。

００課題を解決するための手段 一実施例では、本発明は、 それぞれ１本のワード線に結合された記憶セルと、 デコードされていないワード・アドレス信号を受け取り
、中間ワード信号を発生するためのＢＩＣＭＯＳワード
・アドレス・レシーバ回路と、ワード・アドレス・レシ
ーバ回路に結合された、中間ワード信号を受け取り、ワ
ード線に出力するワード・デコード信号を発生するため
のＢ　Ｉ　ＣＭＯＳワード・デコーダ回路と を含むメモリからなる。

別の実施例では、本発明は、 行および列に配置された複数のＣＭＯＳまたはＢＩＣＭ
ＯＳのスタティックＲＡＭセルと、セルの各行に結合さ
れたワード線と、 セルの各列に結合された１対のビット線と、各ビット線
対に結合されたビット・デコード／リストア線とを含み
、 各ワード線がＢＩＣＭＯＳワード・デコーダ回路に結合
され、各デコーダ回路は駆動回路部分に結合されたＢＩ
ＣＭＯ５のＮＯＲ／ＯＲ回路部分を含み、前記ＮＯＲ／
ＯＲ回路部分は、複数のＢＩＣＭＯＳワード・アドレス
・レシーバ回路の第１段ワード・デコード出力に結合さ
れた３つの入力を有するという、 スタティック・ランダム・アクセス・メモリ・アレイ用
のＢＩＣＭＯＳワード・デコード方式からなる。

Ｅ、実施例 メモリ・アレイ まず第２図を参照すると、図にはメモリ・アレイおよび
それに関連するアドレッシング回路その他の回路が示さ
れ、本発明が適用できる環境が図示されている。ただし
、本発明はこの特定の環境または他の図に示された環境
または構成のみに制限されるものではない。

第２図でメモリ・アレイ１０は２進データの記憶用であ
る。このメモリは、行と列に行列の形で配置された複数
の記憶セル１１からなる。このメモリの好ましい形式は
、半導体チップ上に製作するのに適したスタティック・
ランダム・アクセス・メモリ（スタティックＲＡＭまた
はＳＲＡＭとも称する）である。各セルは従来の単一ビ
ットＳＲＡＭセルでよく、たとえばＲ，Ｈ，りントン（
Ｌｉｎｔｏｎ）他の論文「低電力ＦＥ前前記上セルＬｏ
ｗ−Ｐｏｗｅｒ　ＦＥＴ　Ｓｔｏｒａｇｅ　Ｃｅ１ｌ）
　Ｊ、ＩＢＭテクニカル・ディスクロージャ・プルテン
、Ｖ　ｏ　ｌ　−１７、Ｎｏ、ＩＬ　ｐｐ、３３３Ｂ−
３９，１９７５年４月、に開示されたものに類似するＣ
ＭＯＳセルまたはＢＩＣＭＯＳセルでよい。

このメモリは特定のサイズまたは編成のみに制限されて
はいないが、一実施例においては２５６にビットのＳＲ
ＡＭであり、アレイは５１２行５１２列のセルを有する
。前記の列はそれぞれ２５６列の２つのデータ・グルー
プに分割され、同時に２ビツトのデータが読み書き可能
である。

第２図に示すように、各列内の各セルは１対のビット線
（たとえばＢＬＯとＢＲＯ）に接続され、各行内の各セ
ルは少なくとも１本のワード線（たとえばＷＬＯ）に接
続される。個々のセルは、そのセル用の特定のビット線
対およびワード線上の信号によって、読取りおよび書込
みのため選択（アドレス）される。また、各読取り操作
または書込み操作の後に、同じビット線およびワード線
上の他の信号によって、セルが「非選択」またはりスト
ア（プリチャージ）される。

前記のビット・アドレス信号およびビット・リストア信
号は、ビット・アドレス／デコード回路１２によって生
成され、ワード・アドレス信号は、ワード・アドレス／
デコード回路１４によって生成される。第２図に示すよ
うに、ビット・アドレス回路は、複数（たとえば８個）
のデコードされていないビット・アドレス人力ＢＯ−８
７を受け取るように構成され、ワード・アドレス回路は
、複数（たとえば９個）のデコードされていないワード
・アドレス入力ＷＯ−Ｗ８を受け取るように構成されて
いる。列は２つのデータ・グループに分割されているた
め、アレイの５１２の列から２列を選択するのに８個の
ビット・アドレス入力で充分であり、また９個のワード
・アドレス入力で５１２の行から１行を選択する。

データは読取書込回路１６によって一時に２ビツトづつ
アレイに書き込まれまたはアレイから読み取られ、読取
り／書込み（Ｒ／Ｗ）信号によって制御される。前記の
回路は、通常は従来型の作動センス増幅器と関連回路を
含むが、必要なら一時に３ビツト以上を扱うように拡張
することもできる。

第２図の最後の要素は、従来型のアドレス・ゲートまた
はアドレス遷移検出（ＡＴＤ）ブロック１８であり、こ
れは正しい時点で記憶セル選択を行なうようにアドレス
回路１２および１４をイネーブルする。たとえば、定期
的クロック・パルスによって制御される同期式メモリで
は、メモリ・サイクルの読取り期間中または書込み期間
中に、クロック・パルスがゲート１８にセルを選択させ
る。

非同期式メモリでは、クロック・パルスは不要であり、
代りにＡＴＤ１８が、従来通リアドレス信号遷移が検出
された時点で、アドレス回路１２および１４をイネーブ
ルする。

ビット・アドレス／デコード方式 第３図に移ると、本発明による第２図のビット・アドレ
ス／デコード回路１２のより詳細なブロック図が示され
ている。この２段マトリクス・デコード方式では、複数
のデコードされていないビット・アドレス線（ＢＯない
しＢ７）が、複数のビット・アドレス・レシーバ回路２
０に入力される。この実施例では、各ビット・アドレス
・レシーバは１つの入力と複数の出力を有し、アドレス
の１ビツトに対する第１段デコードの（部分的にデコー
ドされた、または中間の）ビット・アドレスを供給する
。ビット人力ＢＯ−Ｂ５　（入力Ｊ−０）用のレシーバ
は８つの出力を有し、ビット人力Ｂ６およびＢ７（入力
ＰおよびＱ）用のレジー／イは４つの出力を有する。い
ずれの場合も、出力の半分は入力信号と同相であり（図
中の”ＩＰ”）、出力の半分は位相外れである（図中の
ＯＰ”）。

（第９図も参照されたい） アドレス・レシーバの出力は、完全な第１段ビット・デ
コードを実行するため、種々の組合せで２０本のビット
・アドレス線ＢＡＯ−ＢＡ１９に接続されている。前記
のアドレス線は３つのグループに分けられる。第３図に
示すように、グループ１はＢＡＯ−ＢＡ７を含み、グル
ープ２はＢＡ８−ＢａＩ５を含み、グループ３はＢＡＩ
ＥＩ−ＢａＩ２を含む。これによって、アドレス線が第
２段のビット・アドレス・デコード回路に適切に接続さ
れる。

ビット・デコードの第２段は複数のビット・デコーダ回
路３０によって実行される。本発明の一実施例における
ように２５６にビットＳＲＡＭのビット・デコードを扱
うには、２５６個のビット・デコーダ３０が必要であり
、各デコーダはＩＮＩ、ＩＮ２、ＩＮ３など複数の入力
を有する。各入力は種々の組合せで各グループの中間ビ
ット・アドレス線（第１段階のビット・デコード出力線
）のうちの１本に接続される。

アドレス・ゲート１８は、読取りまたは書込みの開始時
に第１段の出力を解放してビット・デコーダに送り、待
機中はデコーダを選択解除する。前述のように、ゲート
１８はクロックによる同期モードで動作することができ
、非同期動作ではその代りにＡＴＤ回路を使うことがで
きる。

本発明で利用する２段マトリクス・ビット・デコード方
式は、ビット・アドレス線上のファン・アウト数が少な
くなる点で、１殿方式に比べて大きな利点がある。ファ
ン・アウトの半減（すなわち１２８個のデコーダの代り
に僅か６４個のデコーダへのファン・アウト）が達成さ
れ、アドレス線のスイッチング速度が大きく向上する。

各ビット・デコーダへの入力数も８個から３個へと減少
する。

さらに、このデコード方式の全回路は、アレイと共に単
一の半導体チップ上に製作することができる。

本発明のもう１つの特筆すべき特徴は、各ビット・デコ
ーダ３０が、１つまたは複数のビット選択回路４０に入
力される２つの出力線（ビット・デコード出力とりスト
ア出力）を備えることである。また１、各ビット選択回
路は２つの出力を有し、これは記憶セルの列に接続され
るビット線対（たとえばＢＬＯとＢＲＯ）を構成する。

本発明のもう１つの特徴は、各ビット選択回路が、それ
に関連するビット・デコーダ回路とあいまって、正しい
タイミング（両相）でアレイのビット線にビット選択信
号とりストア（またはプリチャージ）信号の両方を発生
することである。これについては以下でさらに詳しく説
明する。これは、リストア信号を発生するために別にリ
ストア回路またはプリチャージ回路（特にタイミング回
路）を備える必要があった、従来技術のＳ　ＲＡＭとは
異なる。

氷見、明のアドレス・レシーバ回路２０１アドレス・ゲ
ート１８、ビット・デコーダ回路３０およびビット選択
回路４０の好ましい実施例は、それぞれ第４図、第５図
、第８図および第７図により詳細に示、されている。

アドレス・レシーバ回路 第４図は、本発明による第３図のアドレス・レシーバ回
路２０のＢＩＣＭＯＳによる実施例を示す。この回路は
多重両相出力を備えたエミ、り・フォロワ型電流スイッ
チ回路であり、ビット・アドレスまたはワード・アドレ
スの１ビツトに対して、ビット・アドレス・レシーバま
たはワード・アドレス・レシーバのいずれかとして使用
することができる。

第４図のアドレス・レシーバ回路は、（１）第１段また
は中間のデコードに対応する真の出力と反転出力（それ
ぞれＩＰＩ−ＩＦ５および０ＰＩ−ＯＦ２）を供給する
こと、および（２）外部回路からメモリ・アドレス回路
へ信号が入る際の信号レベル変換を行なうことを含めて
、いくつかの機能を実行する。

前記の特定の実施例では、ビット・アドレスまたはワー
ド・アドレスの１ビツトから８個の出力が発生される。

４個の出力（ＩＰＩ−ＩＦ５）は入力と同相であり、４
個の出力（ＯＰＩ−ＯＦ２）は入力と位相外れである。

同相出力は、直列接続されたＢＩＣＭＯＳ）ランジスタ
対（バイポーラＴ１２とＦＥＴ　　Ｎ２、ＴＩ４とＮ４
、ＴｉｅとＮ０１Ｔ１８とＮ８）を駆動するバイポーラ
・プッシュ−プル回路（バイポーラＮＰＮ）ランジスタ
Ｔ４およびＴ１０）によって形成されるＢＩＣＭＯＳ回
路部分で発生される。同様に、位相外れ出力は、直列接
続されたＢＩＣＭＯＳ）ランジスタ対（Ｔ１３とＮｌ、
Ｔ１５とＮ３、Ｔ１７とＮ５、Ｔ１９とＮ７）を駆動す
るバイポーラ・プッシュ−プル回路（バイポーラ・トラ
ンジスタＴ３およびＴ１１）によって形成されるもう１
つのＢＩＣＭＯＳ回路部分で発生される。

第４図の回路のトランジスタＴ３、Ｔ４およびＴ７−Ｔ
８は電流スイッチ構成で結合され、入力トランジスタＴ
１によって駆動される。トランジスタＴ２は電流スイッ
チの入力信号に対する基準電圧を発生する。トランジス
タＴ５およびＴ６はそれぞれノード３および４に対する
低レベル・クランプとして動作して、Ｔ３およびＴ４が
飽和領域に切り替えられないようにする。トランジスタ
Ｔ７、Ｔ８、Ｔ９は電流ミラーの電流源を形成する。

トランジスタ対Ｔｌ−Ｔ２は、電流スイッチＴ３−Ｔ４
用のレベル変換回路としても働く。レベル変換が必要と
なるのは、メモリ外部の回路がある形式（たとえばＥＣ
ＬやＴＴＬなど）であり、デコーダまたは記憶セルが別
の形式（たとえばＣＭＯＳやＢＩＣＭＯＳなど）であっ
て、それぞれの形式の回路の信号電圧レベルが異なる場
合である。この場合、アドレス・レシーバより前の回路
はバイポーラになり、それより後のビット・デコーダお
よびワード・デコーダの段は（以下に説明する）ＣＭＯ
Ｓ入力を備えたＢＩＣＭＯＳ回路になる。入力ＥＣＬ論
理回路のレベル間スイングが小さい（典型的には１ボル
ト）ので、デコーダ内の入力ＦＥＴのゲートを駆動する
ために、これをより大きなスイング（典型的には２ボル
ト以上）に変換する必要がある。

アドレス・レシーバ回路内で入力レベル変換を行なうこ
とにより、電流スイッチ段（Ｔ３−Ｔ４）はこの比較的
大きなスイングを発生することができる。この手法によ
り、アドレス・レシーバ内またはその他の場所に追加の
ＣＭＯＳレベル変換デバイスが不要になり、回路の遅延
が最小に保たれる。

アドレス・ゲート・レシーバ回路 第５図は、第２図および第３図のアドレス・ゲート・レ
シーバ回路１８のバイポーラによる実施例を示す。この
回路は、第４図のアドレス・レシーバに多少類似してい
るが、第２図に示したビット・アドレス・ゲートとして
もワード・アドレス・ゲートとしても使用できる。好ま
しい実施例では、このアドレス・ゲートは、外部クロッ
クによって駆動される同期式メモリ内で使用でき、この
ときアドレス・ゲートは、入力クロック・パルスと同相
であるがＣＭＯＳレベルにレベル・シフトされた８個の
出力Ｇ１−Ｇ３を有する。非同期式メモリでは、第５図
の回路の代りに、従来のアドレス遷移検出（ＡＴＤ）回
路を使用することができる。

ビット・デコーダ回路 第６図を参照すると、本発明による第３図のビット・デ
コーダ回路３０のＢＩＣＭＯＳによる実施例が示されて
いる。本発明の特筆すべき特徴は、前記ビット・デコー
ダ回路が、ＢＩＣＭＯＳ駆動部分３４に結合されたＢＩ
ＣＭＯＳデコード部分３２を含むことである。デコード
部分３２は論理ＮＯＲ回路としても動作する。第６図の
回路は、複数の入力（好ましい実施例では、ＩＮＩ、Ｉ
Ｎ２およびＩＮＳの３個）と、逆位相の２個の出力すな
わち「ビット・デコード」および「リストア」を有する
。入力は第３図のビット・アドレス線から取り出され（
各グループごとに１本の線から１個の入力）、出力は第
３図のビット選択回路４０に結合される。

好ましい実施例では、デコード部分またはＮ。

Ｒ部分３２は、４個のＮチャネルＦＥＴ　（ＮＦＥＴ）
、１個のＰチャネルＦＥＴ　（ＰＦＥＴ）、および１個
のＮＰＮバイポーラ・トランジスタを含む、３人力１出
力６デバイス回路からなる。入力ＩＮＩ、ＩＮ２、ＩＮ
Ｓは、それぞれ３個のＮＦＥＴ　　Ｎｌ、Ｎ２、Ｎ３の
ゲートに結合される。

入力ＩＮＩはＰＦＥＴ　　Ｐｉのゲートにも結合され、
Ｐｌのソース−ドレイン間電流経路は、Ｎ１のソース−
ドレイン間電流経路と直列に結合されてインバータを形
成する。入力ＮＦＥＴのソース−ドレイン間電流経路は
すべて、この回路の内部ノード１と２の間に並列に結合
されている。デバイスＰ１のソース−ドレイン間電流経
路は、ノード１と第１電圧源ｖＣＣの間に結合されてい
る。ノード１は部分３２の「出力」を供給する。

本発明の第６図のビット・デコーダ回路３０の部分３２
のもう１つの特筆すべき特徴は、バイポーラ・トランジ
スタＴ１であり、これは好ましい実施例ではＮＰＮ　）
ランジスタである。従来技術とは異なり、トランジスタ
Ｔ１は、デコーダ回路の選択解除時にノード１の高速−
時放電（プルダウン）に使用されるだけでなく、部分３
２の基本的ＮＯＲ論理操作の実施を助けるためにも使用
される。これは、ＩＮＩまたはｌＮ２またはＩＮＳのい
ずれかがｒ高レベル」の時にノード１に対してＴ１が行
なうクランプ動作によって実施される。

入力の特定の組合せの際にノード１をプルアップしよう
と試みるＰｌに「対抗する」ため、Ｔ１はノード１をプ
ルダウンして適正な論理ＮＯＲ出力を供給しなければな
らない。第８図の部分３２は、バイポーラ・トランジス
タＴ１がなければ、ノード１に正しい論理ＮＯＲ出力信
号を供給しない。

トランジスタＴ１はまた、ノード１での出力に対する入
力ｌＮｌ−ｌＮ５のノイズの影響の減少を助け（適正な
レベル制御を行ない）、入力に直列接続されたＰＦＥＴ
を不要にして、スピードを増加させる。

本発明のもう１つの特徴は、ＰＦＥＴデバイスＰ１がノ
ード１に対する能動プルアップ・デバイスとして機能す
ることであり、またＰｌがデバイスＮ１とあいまってｌ
Ｎｌ−ｌＮ３に現れる部分的にデコードされた（中間の
、または第１段デコードの）ビット・アドレスの入力デ
コードを助けることである。重要なことであるが、この
回路にはただ１つのＰＦＥＴデバイスしか必要でない。

本発明のもう１つの特徴は、Ｐｌが、たとえ待機モード
のときでも、常に少なくともわずかに「オン」状態であ
ることである。これは、アドレス・レシーバ回路（第４
図）から取られる入力信号の「高」レベルを正しく調整
すること、およびＰＦＥＴのターン・オン閾値電圧を（
たとえば製造中に）調整することによって達成される。

ＩＮｌが「オフ」からｒオン」へ（たとえば「高レベル
」から「低レベル」へ）と変化する際に、Ｐｌの出力は
「わずかにオン」から「完全にオン」へと変化する。こ
れにより、メモリ・アドレッシング速度が大きく向上し
、したがって読取り操作および書込み操作の速度も大き
く向上する。

第８図の回路部分８２に関する説明の最後に、デバイス
Ｎ４はノード２に対する任意選択のブリーダまたは放電
（プルダウン）デバイスとして動作し、またデバイスＮ
４とＴ１が協働してノード１の電圧クランプとして動作
する。

部分３２はノード１で第８図の駆動部分３４に結合され
ている。好ましい実施例では、駆動部分３４は、（ノー
ド１に）１個の信号入力と、「ビット・デコード（読取
り書込み）」出力と「リストア（プリチャージ）」出力
の２個の出力を有する１人力２出力５デバイスのＢ　Ｉ
　ＣＭＯＳ回路からなる。ビット・デコード出力はバイ
ポーラ・トランジスタＴ３のエミッタから取り出され、
リストア出力はＴ３のコレクタから取り出される。

ビット・デコード出力レベル（高レベルおよび低レベル
）はチップ上で発生される電圧源ＶＢＤによって制御さ
れており、電圧源ＶＢＤは柔軟なビット・デコード出力
を供給するように調整可能である。ビット・デコード出
力のプルダウンはＮＦＥＴ　　Ｎ５によって行なわれ、
リストア出力のプルアップはＰＦＥＴ　　Ｐ２によって
行なわれる。

バイポーラ・トランジスタＴ２は電流ミラーの高レベル
・クランプとし、て動作し、トランジスタＴ３に対する
飽和防止機能および安定化機能を提供スル。バイポーラ
・トランジスタＴ４はまた、ビット・デコード出力の選
択レベル（高レベル）に対する高レベル・クランプとし
ても動作する。

ビット・デコーダ回路の動作 次に、第６図のビット・デコーダの動作について説明す
る。第１１図の波形を同時に参照されたい。

デコーダを選択するには、第６図の３個の入力ｌＮＫ１
　ｌＮ２、ｌＮ３がすべて低レベルでなければならない
。ビット・デコーダは２個の出力「リストア」と「ビッ
ト・デコード」を有するが、これらは互いに逆位相であ
る。「リストア」信号はビット選択回路のりストア機能
を制御するが、「ビット・デコード」信号は読取り書込
み機能を制御する。「リストア」線およびｒピット・デ
コード」線は共に２個のビット選択回路を駆動するよつ
にファン・アウトして、アレイの構成を２倍にする。

待機／非選択状態。待機／非選択状態では、アドレス・
ゲート１８（第４図）の出力は高レベルである。デコー
ダをディスエーブルするために、ビット・デコーダの入
力（ＩＮＩ、ｌＮ２またはｌＮ５）のうち少なくとも１
個が高レベルである。

この状態のとき、ＰＭＯＳデバイスＰｉ（第６図）は、
その閾値電圧としてＶＢＥよりも低い電圧レベルが選択
されているため、「わずかに」オンに保たれる。ＮＭＯ
ＳデバイスＮ１は「完全に」オンになって、ノード１を
クランプ・ダウンする。

Ｐｌから供給される少量の直流電流がＮ１を通って流れ
、プルダウン・トランジスタＴ１をオンに保つ。この状
態のとき、電流ミラーのエミッタ・フォロワ（Ｔ２−Ｔ
３）はオフになっている。

「リストア」出力はＶＣＣで高レベルであり、ｒビット
・デコード」はＶＢＤで低レベルである（ＶＢＤはＶＥ
ＥよりもＶＢＥだけ高いチップ上の基準電圧線である）
。

選択状態。メモリの読取り操作または書込み操作のため
にビット・デコーダを選択するには、３個のデコーダ入
力がすべて低レベルでなければならない。ＮＭＯＳデバ
イスＮ１−Ｎ３はオフになり、ＰＭＯＳデバイスＰ１は
「わずかに」オンから「完全にｊオンへと切り替えられ
る。これによってノード１がプルアップされて、トラン
ジスタ対Ｔ２−Ｔ３をオンにする。Ｔ２−Ｔ３がオンに
なると、「ビット・デコード」出力は（Ｔ４によってク
ランプされた’）ＶＢＤよりＩＶＢＥ上のレベルまで立
ち上がり、それによって（以下に説明する）ビット選択
回路内の入力トランジスタを活動化させる。ビット・デ
コード信号の立上りの間、リストア出力はビット・デコ
ード線よりもＩＶＣＥだけ高い低レベルにプルダウンさ
れる。リストア信号が低レベルになると、リストア・デ
バイスがオフになって、読取りまたは書込みのためにビ
ット線がイネーブルされるようになる。

ビット選択回路 各ビット・デコーダ回路と連動して、本発明による第３
図のＢＩＣＭＯＳビット選択回路４０が動作する。この
回路の好ましい実施例を第７図に示す。各ビット選択回
路は、１対のビット線ＢＬおよびＢＲを介して記憶セル
１１の列に接続されている。左ビツト線（ＢＬ）はそれ
ぞれバイポーラ・トランジスタＴ２およびＴ１を介して
第６図のビット・デコード出力およびリストア出力に直
接結合され、右ビット線（ＢＲ）はそれぞれバイポーラ
・トランジスタＴ４およびＴ３を介してビット・デコー
ド出力およびリストア出力に直接結合されている。

デバイスＴ２およびＴ４はこの列の記憶セル用の書込み
駆動素子として動作し、デバイスＴ１およびＴ３は前記
のセル用のりストア駆動素子として動作する。セルの読
取りは、ＴＣｌＴＬｌＴＲからなる差動電流スイッチに
よって行なわれ、この差動電流スイッチは左センス増幅
器線ＳＡＬおよび右センス増幅器線５ＡＲ１さらにセン
ス増幅器（図示せず）に電流を送る。セルの書込みは、
書込み制御回路（図示せず）と共にトランジスタＴ２お
よびＴ４を含むバイポーラ電流スイッチ配置によって行
なわれる。

ＮＦＥＴデバイスＮ１およびＮ２はブリーダ・デバイス
として動作する。このブリーダは等化デバイスの代りと
なる。デバイスＮ１およびＮ２は、待機時にＴ１とＴ２
をオンに保つことによって、Ｔ１とＴ２に対するより厳
格な制御を行なう。Ｎ１およびＮ２は、読取り操作また
は書込み操作中にビット線が選択された時にオフになる
。

本発明のもう１つの特筆すべき特徴は、第６図のビット
・デコード回路と共に動作する第７図のビット選択回路
が、（リストア・クロックなど）外部のりストア・タイ
ミング回路またはプリチャージ・タイミング回路を必要
とせずに、適正なタイミング（両相）でアレイの特定の
セル列の記憶セルにビット・デコード信号とりストア信
号の両方を供給できることである。言い換えれば、（重
要なタイミング機能を含む）リストア機能またはプリチ
ャージ機能が、デコード／選択回路に組み込まれている
。具体的に言うと、リストア駆動素子Ｔ１およびＴ３が
、第３図および第６図のビット・デコーダ回路３０のリ
ストア出力から直接にその入力を取り出す。

ビット選択回路の動作 次に、第７図の回路の動作について説明する。

第１１図の波形を同時に参照されたい。

ビット選択回路（第７図）は、ビット線のりストア、セ
ルからの読取り、セルへの書込みを含めて、いくつかの
機能を実施する。リストア機能はエミッタ・フォロワＴ
１およびＴ３によって実行される（ＮｌおよびＮ２は、
ビット信号レベルを定義するため、待機中に前記のエミ
ッタ・フォロワに少量のブリーダ電流を供給する）。ビ
ット列が選択された時、リストア入力は低レベルになり
、Ｔ１およびＴ３がオフになって、ビット線が読取りま
たは書込み可能となる。前記のビット列が選択解除され
た時、Ｔ１とＴ３は再びオンになって、ビット線をプル
アップする。このリストア方式は、選択されたビット線
だけをリストアすればよいため、リストア電流が非常に
少ないという利点を有する。選択されなかったビット線
は変化しないままである。

ビット列の読取りは、バイポーラ差動電流スイッチＴＬ
およびＴＲによって行なわれる。読取り電流は共通電流
源Ｉｓによって供給され、Ｉｓはセンス増幅器（図示せ
ず）から供給される。データはＳＡＬおよびＳＡＲ上で
電流操向センス増幅回路（図示せず）によって読み取ら
れる。書込みはトランジスタＴ２およびＴ４によって行
なわれるが、Ｔ２およびＴ４は他のビット選択回路とエ
ミッタ接続され、書込み制御回路（図示せず）によって
制御される。書込み操作中、ビット列の一方（データに
応じてＢＬまたはＢＲのいずれか）がＴ２またはＴ４の
いずれかによって負にプルされる。セルの書込みは相補
的に行なわれる。高電位側のビット線がセルに電流を流
し込み、低電位側がセルから電流を引き出す。この相補
式書込み方式により、非常に高速の書込み時間が可能と
なる。

本発明のビット・デコーダおよびビット選択回路の特徴
と利点のいくつかを要約すると、以下め通りである。

（ａ）高速。第１のビット・アドレス線（ＩＮＩ）がビ
ット・デコーダ（第６図）内のＰＦＥＴインバータに両
相エミッタ・フォロワ出力を供給するため、デコーダの
遅延が最小塵に保たれる。さらに、ＰＦＥＴデバイスＰ
１は待機状態中も完全にオフになることはなく、わずか
にオンの状態に意図的に保たれるため、そのスイッチン
グ遅延も最小である。２段デコードによって、２５６個
のうちから１個を選択するのに、各ビット・デコーダに
３つの入力があれば充分である。これによって、回路の
デバイス数が減少するのみならず、ノード１に見られる
容量性負荷も減少する。回路の複雑さと性能とが共に改
善される。

（ｂ）単純なりストア。通常の読取り／書込みデコード
信号に加えて、ビット・デコーダはまた、ビット選択回
路にリストア信号を供給する。ビット線のりストアは、
ビット・デコーダが選択解除された時に適正な時点で自
動的に行なわれる。したがって、明示的なりストア・タ
イミングまたはクロック駆動回路は不要である。

（ｃ）飽和および安定性の制御。電流ミラー・エミッタ
・フォロワ構成（Ｔ２−Ｔ３）（第６図）は２つの機能
を受け持つ。第１に、Ｔ２はデコーダが選択されている
間、トランジスタＴ３に対する飽和防止クランプとして
働く。リストア信号が飽和領域に向加って低下する間に
、Ｔ３のＶＢＥはＴ２のＶＢＥよりも高速度で増大する
。Ｐｌからの過大なベース駆動電流はＴ２を通して操向
されて、Ｔ３が過度の飽和状態になることを防ぐ。

第２に、Ｔ２はビット・デコード線に対する発振クラン
プとしても働く。ビット・デコード信号は大電流スイッ
チに送られるため、高い誘導負荷がこれを不安定にする
傾向がある。Ｔ２はより良い安定性を得るため、工夫ツ
タ・フォロワ構成の利得の減衰を助ける。

ワード・アドレス／デコード方式 次に、本発明の第２図のワード・アドレス／デコード回
路１４について説明する。第１図を参照すると、ワード
・アドレス／デコード回路１４のより詳細なブロック図
が示されている。この２段マトリクス・デコード方式で
は、複数のデコードされていないワード・アドレス線（
ＷＯないしｗ８）が複数のワード・アドレス・レシーバ
回路２０に入力される。各レシーバ回路は第３図および
第４図のビット・レシーバと同形式のレシーバ回路でよ
いが、好ましい実施例では、各レシーバ回路は１個の入
力を有し、また前記アドレスの１ビツトに対する第１段
デコードの（部分的にデコードされた、または中間の）
ワード・アドレスを供給する複数（たとえば８個）の出
力を有する。出力の４個は入力と同相であり（図中のＩ
Ｐ”）、出力の４個は位相外れである（図中の”ＯＰ”
）。

（同時に第１０図を参照されたい） アドレス・レシーバの出力は２４本のワード・アドレス
線ＷＡＯ−ＷＡ２３に様々な組合せで接続され、完全な
第１段ワード・デコードを実行する。これらのアドレス
線は３つのグループに分けられる。第１図に示すように
、グループ１はＷＡＯ−ＷＡ７を含み、グループ２はＷ
Ａ８−ＷＡ１５を含み、グループ３はＷＡ１６−ＷＡ２
３を含む。これによってアドレス線はワード・アドレス
に対する第２段デコード回路に適正に接続される。

第２段ワード・デコードは、複数のワード・デコーダ回
路５０によって行なわれる。本発明の１実施例における
ように２５６にビットＳ　ＲＡＭに対するワード・デコ
ードを扱うには、それぞれＩＮＩ、ＩＮ２、ＩＮ３など
複数の入力を有する５１２個のワード・デコーダ５０が
必要である。

各入力は、中間アドレス線（第１段ワード・デコード出
力線）の各グループ内の１本の線に様々な組合せで接続
される。

アドレス・ゲート１８は、読取りまたは書込みの開始時
に第１段の出力を解放してビット・デコーダに送り、待
機中はデコーダを選択解除する。前述のように、ゲート
１８はクロックによる同期モードで動作することができ
、非同期動作にはＡＴＤ回路をその代りに使用すること
ができる。

本発明で利用される２段マトリクス・ワード・デコード
方式は、ワード・アドレス線上のファン・アウト数が少
なくなる点で、１殿方式に比べて大きな利点がある。フ
ァン・アウト数は４分の１に減少しくすなわち、２５６
個の代りにわずか６４個のデコーダへのファン・アウト
）、アドレス線のスイッチング速度が大きく向上する。

各ワード・デコーダへの入力の数も９から３に減少する
。さらに、このデコード方式の全回路をアレイと共に１
個の半導体チップ上に製作することができる。

未発明のアドレス・レシーバ回路２０．アドレス・ゲー
ト１８、およびワード・デコーダ回路５０の好ましい実
施例が、それぞれ第４図、第５図、および第８図により
詳細に示されている。アドレス・レシーバ回路およびア
ドレス・ゲート回路についてはすでに説明済みである。

ワード・デコーダ回路 第８図を参照すると、本発明による第１図のワード・デ
コーダ回路５０のＢ　Ｉ　ＣＭＯＳによる実施例が示さ
れている。本発明の特筆すべき特徴は、このワード・デ
コーダ回路が駆動部分５２に結合されたＢ　Ｉ　ＣＭＯ
Ｓデコード部分５２を含んでいることである。デコード
部分５２は論理Ｎ０Ｒ１０Ｒ回路としても動作する。第
８図の回路は、複数の入力（好ましい実施例では、ＩＮ
Ｉ、ＩＮ２、ＩＮ３の３個）と１個の出力「ワード・デ
コード」を有する。入力は第１図のワード・アドレス線
から取り出され、各デコーダ回路の出力は、記憶セルの
行に接続するため、メモリ・アレイのワード線に結合さ
れている。

好ましい実施例では、デコーダまたはＮＯＲ／ＯＲ部分
５２は、５個のＮＦＥＴと１個のＰＦＥＴと１個のバイ
ポーラ・トランジスタを含む、３人力２出カフデバイス
回路からなる。入力ＩＮＩ、ＩＮ２、ＩＮＳはそれぞれ
３個のＮＦＥＴ　　Ｎｌ、Ｎ２、Ｎ３のゲートに結合さ
れている。入力ＩＮ１はＰＦＥＴ　　Ｐｉのゲートにも
結合され、Ｐｌのソース−ドレイン間電流経路はＮ１の
ソース−ドレイン間電流経路と直列に結合されてインバ
ータを形成する。入力ＮＦＥＴ　　Ｎ２およびＮ３のソ
ース−ドレイン間電流経路は、この回路の内部ノード１
と３の間に並列に結合される。デバイスＰ１のソース−
ドレイン間電流経路は、第１電圧源ＶＣＣ，入力ＮＦＥ
Ｔ　　Ｎｌ、／−Ｆ２、任意選択のブリーダＮＥＦＴ　
　Ｆ５、および第２電圧源ＶＥＥに直列に結合されてい
る。ノード１は部分５２の１つの（ＮＯＲ電圧からなる
）「出力」を供給し、ノード２は部分５２のもう１つの
（ＯＲと等価な電流からなる）「出力」を供給する。

本発明の第８図のワード・デコーダ回路５０の部分６２
のもう１つの特筆すべき特徴は、バイポーラ・トランジ
スタＴ４であり、これは好ましい実施例ではＮＰＮ）ラ
ンジスタである。従来技術とは異なり、トランジスタＴ
４は、デコーダ回路の選択解除時にノードｌの駆動（プ
ルダウン）に使用されるだけでなく、部分５２の基本的
Ｎ０Ｒ１０Ｒ論理操作の実施を助けるためにも使用され
る。

これは、ＩＮｌ、ｌＮ２またはｌＮ３のいずれかがｒ高
レベル」の時にノード１に対してＴ４が行なうクランプ
動作によって実施される。入力の特定の組合せの際に、
ノー１″１をプルアップしようと試みるＰｌに「対抗す
る」ため、Ｔ４はノード１をプルダウンして適正な論理
Ｎ０Ｒ１０Ｒ出力を供給しなければならない。第８図の
部分５２は、バイポーラ・トランジスタＴ４がなければ
、ノード１に正しい論理ＮＯＲ出力を供給しない。トラ
ンジスタＴ４はまた、ノーＰ１での出力に対する入力ｌ
Ｎ１−ｌＮ３のノイズの影響の減少を助け、入力に直列
接続されたＰＦＥＴデバイスを不要にする。

本発明のもう１つの特徴は、ＰＦＥＴデバイスＰ１がノ
ード１に対する能動プルアップ・デバイスとして機能す
ることであり、またＰｌがデバイスＮ１とあいまってｌ
Ｎｌ−ｌＮ５に現れる部分的にデコードされた（中間の
または第１段デコードの）ワード・アドレスの入力デコ
ードを助けることである。この回路にはただ１つのＰＦ
ＥＴＬか必要でない。

本発明のもう１つの特徴は、Ｐｌが、たとえ待機モード
のときでも、−常に少なくともわずかに「オン」である
ことである。これは、アドレス・レシーバ回路（第４図
）から受け取る入力の「高」レベルを正しく調整するこ
と、およびとのＰＦＥＴのターン・オン閾値電圧を（た
とえば製造中に）調整することによって達成される。Ｉ
ＮＩが「オフ」からｒオン」へ（たとえばｒ高レベル」
から「低レベル」へ）と変化する際に、ＰＬの出力は「
わずかにオン」から「完全にオン」へと変化する。これ
により、メモリ・アドレッシング速度が大きく向上し、
したがって読取り操作および書込み操作の速度も大きく
向上する。

第８図の回路の部分５２に関する説明の最後に、デバイ
スＮ４およびＮ５はそれぞれノード３および２に対する
任意選択のブリーダまたは放電（プルダウン）デバイス
として動作し、またデバイスＮ５とＴ２が協働してノー
ド２に対する電圧クランプとして動作する。

部分５２はノード１および２で第８図の駆動部分５４に
結合されている。好ましい実施例では、駆動部分５４は
、ワード・デコード信号を出力で供給する２人力１出力
３デバイスのバイポーラ回路からなり、プッシュプル構
成のトランジスタＴ１およびＴ２によって駆動される。

前記のワード・デコード出力は、トランジスタＴ１のエ
ミッタ（Ｔ２のコレクタ）から取り出される。回路部分
５４の「入力」は部分５２のノード１および２から取り
出され、それぞれトランジスタＴ１およびＴ２のベース
に結合される。トランジスタＴ３は、Ｔ２の低レベル飽
和防止クランプとして働く。トランジスタＴ２は、部分
５２のＮＦＥＴ　　Ｎｌによって供給されるノード２か
らの電流によって独特な方式でバイアスされる。

ワード・デコーダ回路の動作 次に、第８図の回路の動作について説明する。

第１１図の波形を同時に参照されたい。

第２段デコード機能は、ＢＩＣＭＯＳフロント・エンド
とバイポーラ・プッシュプル出力とを有する高速ワード
・デコーダ（第８図）によって実行される。８つのデコ
ード入力がそれぞれ３つのアドレス・グループ内の１本
のアドレス線に接続されている。ワード線を選択するに
は、３個の入力がすべて低レベルでなければならない。

５１２個のワード・デコーダのうちの１個だけがデコー
ドされて、選択されたワード線を高レベルに駆動する。

各ワード・デコーダ出力（ＷＬ）は５１２個の記憶セル
にファン・アウトされて、それに接続された全セルがワ
ード線の選択および選択解除時に活動化されるようにす
る。

（ａ）待機／非選択状態。待機状態では、アドレス・ゲ
ート１８（第４図）の出力は高レベルである。デコーダ
をディスエーブルするために、入力（ＩＮＩ、ｌＮ２ま
たはｌＮ５）のうち少なくとも１個が高レベルである。

この状態のとき、ＰＭＯＳデバイスＰ１（第８図）は、
ＶＢＥよりも低い電圧レベルがその閾値電圧として選択
されているため、「わずかにｊオンに保たれる。ＮＭＯ
ＳデバイスＮ１は「完全に」オンになって、ノードエを
クランプ・ダウンし、それによってエミッタ・フォロワ
Ｔ１をオフにする。ＰＬから供給される少量の直流電流
がＮ１を通って流れ、ワード線のプルダウン・トランジ
スタＴ２をオンに保つ。ＷＬの非選択レベルはクランプ
・トランジスタＴ３によって定義され、Ｔ３は電源およ
びデバイスの変動に追従するように、チップ上で発生さ
れた基準電圧源（ＶＲＦ）によって制御される。

（ｂ）選択状態。メモリの読取り操作または書込み操作
のためにワード・デコーダを選択するには、３個のデコ
ーダ入力がすべて低レベルでなければならない。ＮＭＯ
ＳデバイスＮ１−Ｎ３はオンになり、ＰＭＯＳデバイス
Ｐ１は「わずかにｊオンから「完全に」オンへ切り替え
られる。したがってノード１がｖＣＣにプルアップされ
、Ｔｌは素早くオンになってワード線を高レベルに駆動
する。

上記のワード・デコーダ／ドライバ回路は、スイッチン
グ速度が非常に高速であり、かつ回路がさほど複雑でな
いという利点を有する。最初のワード・アドレス線がＰ
ＭＯＳインバータ（第８図）にバイポーラ・エミッタ・
フォロワのプルアップを供給するので、デコーダの遅延
は最小限に保たれる。さらに、ＰＭＯＳデバイスＰ１は
待機状態中も完全にオフになることはなく、わずかにオ
ンの状態に意図的に保たれるため、そのスイッチング遅
延も最小である。この２段デコードにより、５１２個の
うちから１個を選択するのに、ワード・デコーダに３つ
の入力があれば充分である。これによって、回路のデバ
イス数が減少するのみならず、ノード１に見られる容量
性負荷も減少する。

回路の複雑さと性能とが共に改善される。

本発明の好ましい実施例を参照して本発明を具体的に示
し説明してきたが、当業者なら理解するように、本発明
の趣旨および範囲から逸脱することなく、形態および細
部に種々の変更を加えることができる。たとえば、前記
実施例のＮＦＥＴ　）ランジスタを適当な変更を加えた
上でＰＦＥＴ）ランジスタで置き換えることも、その逆
も可能である。また、ＮＰＨのバイポーラ・トランジス
タを適当な変更を加えた上でＰＮＰ　）ランジスタで置
き換えることも、その逆も可能である。また、本発明は
、たとえば（異なるセルを用いる）多重ボート・メモリ
、読取り専用メモリ、光メモリ、電気光メモリなど、他
の形式のメモリにも応用できる。光メモリおよび電気光
メモリでは、水出願書中でいう「信号」が、電圧レベル
ではなく光パルスとなる。

【図面の簡単な説明】

第１図は、本発明によるメモリ・ワード・アドレス／デ
コード回路のブロック図である。 第２図は、本発明によるメモリ・アレイおよびそれに関
連するアドレス回路およびデコード回路の全体のブロッ
ク図である。 第３図は、メモリ・ビット・アドレス／デコード回路の
ブロック図である。 第４図は、本発明によるメモリ・アドレス回路で使用さ
れるアドレス・レシーバ回路２０の概略回路図である。 第５図は、メモリ・ビット・アドレス回路（第３図）で
使用されるアドレス・ゲート・レシーバ回路１８の概略
回路図である。 第６図は、メモリ・ビット・アドレス回路（第３図）で
使用されるビット・デコーダ回路３０の概略回路図であ
る。 第７図は、メモリ・ビット・アドレス回路（第３図）で
使用されるビット選択回路４０の概略回路図である。 第８図は、本発明によるメモリ・ワード・アドレス回路
（第１図）で使用されるワード・デコーダ回路５０の概
略回路図である。 第９図は、第３図のビット・アドレス・レシーバ回路２
０の代表的な第１段の（部分的にデコードされた）ビッ
ト・アドレス出力を示す図表である。 第１０図は、第１図のワード・アドレス・レシーバ回路
２０の代表的な第１段の（部分的にデコードされた）ワ
ード・アドレス出力を示す図表である。 第１１図は、第１図、第３図、第６図、第７図および第
８図の回路の様々のビット線、ワード線およびリストア
線の選択および選択解除を示す一連の波形図である。 １０・・・・メモリ・アレイ、１１・・・・記憶セル、
１２・・・・ビット・アドレス／デコード回路、１４・
・・・ワード・アドレス／デコード回路、１Ｂ・・・・
読取り／書込み回路、１８・・・・アドレス・ゲート（
ＡＴＤ）　、２０・・・・ビット・アドレス・レシーバ
回路またはワード・アドレス・レシーバ回路、３０・・
・・ビット・デコーダ回路、４０・・・・ビット選択回
路、５０・・・・ワード・デコーダ回路。

Claims (10)

【特許請求の範囲】
1. （１）それぞれ１本のワード線に結合された記憶セルと
   、 デコードされていないワード・アドレス信号を受け取り
   、中間ワード信号を発生するためのＢＩＣＭＯＳワード
   ・アドレス・レシーバ回路と、前記ワード・アドレス・
   レシーバ回路に結合された、前記中間ワード信号を受け
   取り、ワード線上に出力するワード・デコード信号を発
   生するためのＢＩＣＭＯＳワード・デコーダ回路と を含むメモリ。
2. （２）各ワード・デコーダ回路がバイポーラ駆動回路部
   分に結合されたＢＩＣＭＯＳのＮＯＲ／ＯＲ回路部分を
   含むことを特徴とする、請求項１に記載のメモリ。
3. （３）各アドレス・レシーバ回路が、１個の入力と複数
   の両相出力とを有するＢＩＣＭＯＳ電流スイッチ・エミ
   ッターフォロワ回路を含むことを特徴とする、請求項１
   に記載のメモリ。
4. （４）行および列に配置された複数のＣＭＯＳまたはＢ
   ＩＣＭＯＳスタティックＲＡＭセルと、セルの各行に結
   合されたワード線と、 セルの各別に結合された１対のビット線と、各ビット線
   対に結合されたビット・デコード／リストア線とを含み
   、 各ワード線がＢＩＣＭＯＳワード・デコーダ回路に結合
   され、各デコーダ回路は駆動回路部分に結合されたＢＩ
   ＣＭＯＳのＮＯＲ／ＯＲ回路部分を含み、前記ＮＯＲ／
   ＯＲ回路部分は、複数のＢＩＣＭＯＳワード・アドレス
   ・レシーバ回路の第１段ワード・デコード出力に結合さ
   れた３個の入力を有することを特徴とする、スタティッ
   ク・ランダム・アクセス・メモリ・アレイ用のＢＩＣＭ
   ＯＳワード・デコード回路。
5. （５）第１電圧源と第１ノードと第２ノードの間に直列
   接続された、異なる導電型の、第１および第２の電界効
   果トランジスタ（ＦＥＴ）と、 前記の第１および第２のＦＥＴの制御端子に接続された
   第１入力端子と、 前記第１ノードと前記第３ノードの間に並列接続された
   第３および第４の入力ＦＥＴと、 前記の第３および第４ＦＥＴの制御端子にそれぞれ接続
   された第２および第３の入力端子と、前記第１ノードと
   第２の電圧源との間に接続され、制御端子が第３のノー
   ドに接続されている、バイポーラ・トランジスタと、 前記の第１および第２の電圧源の間に接続され、前記の
   第１および第２のノードに接続された入力を有し、前記
   の第１および第２のノードの信号に応答してワード・デ
   コード信号を発生するよう配置された、出力駆動手段と を含むことを特徴とする、スタティック・ランダム・ア
   クセス・メモリ・アレイ用のＢＩＣＭＯＳワード・デコ
   ード回路。
6. （６）前記出力駆動手段がプッシュ−プル構成の２個の
   バイポーラ駆動トランジスタを含み、１個のバイポーラ
   ・トランジスタのエミッタがワード・デコード信号を供
   給するように配置されていることを特徴とする、請求項
   ５に記載のワード・デコード回路。
7. （７）さらに、前記出力駆動手段内に飽和防止クランプ
   を含むことを特徴とする、請求項５に記載のワード・デ
   コード回路。
8. （８）さらに、前記第２ノードと前記第２電圧源の間に
   結合された第１ブリーダ・デバイスと、前記第３ノード
   と前記第２電圧源の間に結合された第２ブリーダ・デバ
   イスとを含むことを特徴とする、請求項５に記載のワー
   ド・デコード回路。
9. （９）前記飽和防止クランプが１個のバイポーラ駆動ト
   ランジスタのエミッタと前記第１ノードの間に結合され
   たバイポーラ・トランジスタを含むことを特徴とする、
   請求項７に記載のワード・デコード回路。
10. （１０）各ブリーダ・デバイスが１個のＦＥＴを含み、
    それぞれの制御端子がドレイン端子に結合されているこ
    とを特徴とする、請求項８に記載のワード・デコード回
    路。