JPH03142842A - 反転共面薄膜トランジスタ及び製造法 - Google Patents
反転共面薄膜トランジスタ及び製造法Info
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- JPH03142842A JPH03142842A JP2211466A JP21146690A JPH03142842A JP H03142842 A JPH03142842 A JP H03142842A JP 2211466 A JP2211466 A JP 2211466A JP 21146690 A JP21146690 A JP 21146690A JP H03142842 A JPH03142842 A JP H03142842A
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- Japan
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- thin film
- film transistor
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- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はソース−ドレーン領域が小さく、ゲート−ソー
ス寄生容ｆｆｌ Ｃ（３８が小さく、コンタクト抵抗値
が低い薄膜トランジスタの製造工程に関する。このよう
な薄膜トランジスタは平板液晶デイスプレィの活性マト
リクスとして使用することができる。
ス寄生容ｆｆｌ Ｃ（３８が小さく、コンタクト抵抗値
が低い薄膜トランジスタの製造工程に関する。このよう
な薄膜トランジスタは平板液晶デイスプレィの活性マト
リクスとして使用することができる。
［従来の技術１
薄膜トランジスタを製造する公知のさまざまな技術にお
いて、トランジスタゲートにソース及びドレーンがオー
バラップすることはＭ【プられない。
いて、トランジスタゲートにソース及びドレーンがオー
バラップすることはＭ【プられない。
このオーバラップによりゲート−ソース奇生容囁が生じ
る。この容量は水素化アモルファスシリコンで出来た薄
膜トランジスタの動作にとって特に不利であり、それは
トランジスタの応答時間が増大してトランジスタを液晶
デイスプレィ装置に使用する時に許容できない直流電圧
偵を生じるためである。従って、この寄生容過はできる
だけ低減しなければならない。
る。この容量は水素化アモルファスシリコンで出来た薄
膜トランジスタの動作にとって特に不利であり、それは
トランジスタの応答時間が増大してトランジスタを液晶
デイスプレィ装置に使用する時に許容できない直流電圧
偵を生じるためである。従って、この寄生容過はできる
だけ低減しなければならない。
薄層トランジスタの製造工程はＩＥＬＥ電子デバイスレ
ター、第ＥＤ１３巻、第７号、１９８２年７月、′アモ
ルファスシリコン薄膜トランジスタのセルフアライメン
ト工程″に開示されている。
ター、第ＥＤ１３巻、第７号、１９８２年７月、′アモ
ルファスシリコン薄膜トランジスタのセルフアライメン
ト工程″に開示されている。
この工程によりトランジスタのゲートはドレーン及びソ
ートとセルファラインされて、オーバラップ容量はほと
んど完全に無くなる。しかしながら、この製造工程は嬉
産に採出するには複雑すぎる。
ートとセルファラインされて、オーバラップ容量はほと
んど完全に無くなる。しかしながら、この製造工程は嬉
産に採出するには複雑すぎる。
まｌこ、この工程により１ｍされるデバイスは゛電気的
に″共面ではない、すなわちトランジスタのチャネルと
ドレーン及びソースｆｆｉ＆は向−面内にはない。ソー
ス及びドレーンはチャネルと゛ゝショットキーコンタク
ト″シているため、その゛オン″′１１ｉ流は高い直列
抵抗により劣化する。
に″共面ではない、すなわちトランジスタのチャネルと
ドレーン及びソースｆｆｉ＆は向−面内にはない。ソー
ス及びドレーンはチャネルと゛ゝショットキーコンタク
ト″シているため、その゛オン″′１１ｉ流は高い直列
抵抗により劣化する。
もう一つのセルファライン薄吸トランジスタ製造工程が
、１９８６年５月１３日付、アンドレチ１ンバスーボー
ル及びパーナートデイエムの米国特許第４．５８７．７
２０号゛ゝセルファライン薄膜トランジスタの製造工程
″に開示されている。
、１９８６年５月１３日付、アンドレチ１ンバスーボー
ル及びパーナートデイエムの米国特許第４．５８７．７
２０号゛ゝセルファライン薄膜トランジスタの製造工程
″に開示されている。
この工程により共面オーミックソースドレインａ−Ｓｉ
ＴＦＴが製造される。チャネル／ｎ＋ａ−Ｓｉｌｌ
オーミックコンタクトを有するソース及びドレーンを形
成するのにリフトオフ法が使用される。ｎ＋ａｓｉ層は
プラズマ強化化学気相堆積法（ＰＥＣＶＤ）により成長
させるため、高温ホトレジスト材が必要となる。ＰＥＣ
ＶＤ１ｌ薄膜を使用するとステップカバリッジが良好に
なるため、リフトオフ工程を実行する時に困難を生じる
。すなわち、ｎ＋−Ｓｉに対してリフトオフ工程を達成
するのが難しくＴＰＴアレーの歩留りは著しく低減する
。従って、この工程は大面積平板デイスプレィの製造に
満足に使用することができない。
ＴＦＴが製造される。チャネル／ｎ＋ａ−Ｓｉｌｌ
オーミックコンタクトを有するソース及びドレーンを形
成するのにリフトオフ法が使用される。ｎ＋ａｓｉ層は
プラズマ強化化学気相堆積法（ＰＥＣＶＤ）により成長
させるため、高温ホトレジスト材が必要となる。ＰＥＣ
ＶＤ１ｌ薄膜を使用するとステップカバリッジが良好に
なるため、リフトオフ工程を実行する時に困難を生じる
。すなわち、ｎ＋−Ｓｉに対してリフトオフ工程を達成
するのが難しくＴＰＴアレーの歩留りは著しく低減する
。従って、この工程は大面積平板デイスプレィの製造に
満足に使用することができない。
さらに、セルファラインＴ Ｐ Ｔを製造する前記いず
れの方法も、ポジティブホト−ジス１〜層を水銀ランプ
で露光するのに、例えば２０ｎｉの、非常に薄いａ−Ｓ
ｉ１１１を必要とする。この非常に簿い膜の厚さが不均
一であると、大面積平板デイスプレィの歩留りは著しく
低下づる。
れの方法も、ポジティブホト−ジス１〜層を水銀ランプ
で露光するのに、例えば２０ｎｉの、非常に薄いａ−Ｓ
ｉ１１１を必要とする。この非常に簿い膜の厚さが不均
一であると、大面積平板デイスプレィの歩留りは著しく
低下づる。
近年、松下電器産業（株）により高歩留り反転スタッガ
ａ−Ｓｉ ＴＦＴが開発された。この工程はジャパン
デイスプレィ、１９８６年、のエム。
ａ−Ｓｉ ＴＦＴが開発された。この工程はジャパン
デイスプレィ、１９８６年、のエム。
成田等の論文ゝ゛冗長度技術を使用したａ−ＳｉＴ Ｐ
Ｔによりアドレスされる゛”１２．５″Ｌ ＣＤ ″
に記載されている。この文献では、ＳｉＮゲート絶縁層
、ａ−Ｓｉ膜アクティブ半導体及びＳｉＮ頂部バッジベ
ージうン層が、異種ガスを使用して、同じポンプダウン
時間内に連続的に堆積される。この技術は、ＴＰＴのチ
１１ネル領域が形成される、ゲート絶縁１ｍ／ａ−Ｓｉ
ｎ！インターフェイスにおける汚染を解消するのに有効
である。
Ｔによりアドレスされる゛”１２．５″Ｌ ＣＤ ″
に記載されている。この文献では、ＳｉＮゲート絶縁層
、ａ−Ｓｉ膜アクティブ半導体及びＳｉＮ頂部バッジベ
ージうン層が、異種ガスを使用して、同じポンプダウン
時間内に連続的に堆積される。この技術は、ＴＰＴのチ
１１ネル領域が形成される、ゲート絶縁１ｍ／ａ−Ｓｉ
ｎ！インターフェイスにおける汚染を解消するのに有効
である。
頂部パッシベーション廟は連続づるウェット工程から活
性ａ−Ｓｉ膜の良好なパッシベーションを行い、且つソ
ース−ドレーンｎ＋コンタクト層をバターニングする際
にオートストッパとして使用される。チャネルと、ソー
ス及びドレーンが同一面内にないために、この種のデバ
イスはスタツガＴＰＴとなる。しかしながら、このＮｍ
ａ法はドレーン電流の殺８効果を低減させるのに大きな
ソース−ドレーンコンタクト領域を必要とし、従ってこ
の方法により形成されるデバイスの寄生容量は不可避的
に大きくなる。
性ａ−Ｓｉ膜の良好なパッシベーションを行い、且つソ
ース−ドレーンｎ＋コンタクト層をバターニングする際
にオートストッパとして使用される。チャネルと、ソー
ス及びドレーンが同一面内にないために、この種のデバ
イスはスタツガＴＰＴとなる。しかしながら、このＮｍ
ａ法はドレーン電流の殺８効果を低減させるのに大きな
ソース−ドレーンコンタクト領域を必要とし、従ってこ
の方法により形成されるデバイスの寄生容量は不可避的
に大きくなる。
本発明の目的は高い奇生容量を持たない薄膜トランジス
タを提供することである。
タを提供することである。
本発明のもう一つの目的はＳｉＮ、ａ−Ｓｉ及びＳｉＮ
層を連続的に成長させ、ソース−ドレーン領域が小さく
、ゲート−ソース容量が小さく、且つ低抵抗である利点
を有する反転共面ａ−Ｓｉ１’ Ｆ Ｔを提供すること
である。
層を連続的に成長させ、ソース−ドレーン領域が小さく
、ゲート−ソース容量が小さく、且つ低抵抗である利点
を有する反転共面ａ−Ｓｉ１’ Ｆ Ｔを提供すること
である。
本発明のざらにもう一つの目的は、トランジスタのチャ
ネルとドレーン及びソース電極が同一面内に配置されて
いる電気的に反転された共面構造の製造工程を提供づる
ことである。
ネルとドレーン及びソース電極が同一面内に配置されて
いる電気的に反転された共面構造の製造工程を提供づる
ことである。
蛭約すれば、本発明に従って反転共血簿喚トランジスタ
をｌｉする工程ステップは、 （ａ）、 ＠えばガラスや不透明Ｍ板等の絶縁膜基板
上にトランジスタゲートを作成し、 （ｂ）、ゲート絶縁層、厚いａ−Ｓｉ：口膜活性層及び
頂部パッシベーション層を単板上に連続的に堆積し、 （ｃ）、 ホトレジスト層を堆積し、露光し且つ現像
してホトレジスト層内に狭いソース及びドレーンウィン
ドを開口し、 （ｄ）、 ａ−Ｓｉ ： Ｈ層が露呈されるまで頂部
パッジベージ」ン層をエツチングし、 （ｅ）、 ゲート絶縁層がｉ！呈されるまでａ−Ｓｉ
：８層をエツチングしてａ−Ｓｉ：円層内に狭いソース
及びドレーン開口を形成し、（ｒ）、残りのホトレジス
ト層を除去し、（ｏ）、 ｎ＋ａ−Ｓｉ ： ＨＩＳ
をＭ１積してａ−Ｓｉ：８層内のソース及びドレーン開
口内に狭いオーミックコンタクト領域を形成し、（ｈ）
、 トランジスタの活性領域のためのホトレジスト層
を堆積し、露光し且つ現像し、（ｉ）、 活性領域外
側のゲート絶縁層が露呈されるまでｎ＋ａ−ｓ ｔ ：
Ｈ，頂部パッシベーション層及びａ−Ｓ＋：＋−を層
をエツチングし、（ｊ）、残りのホトレジスト層を除去
し、（ｋ）、ゲート電極のコンタクトホールのためのホ
トレジスト四を堆積し、露光し且つ現像し、（１）、
ゲートメタルが露！されるまでゲート絶縁層をエツチ
ングしてゲートコンタクトホールを形成し、 （ｍｆ）、 残りのホトレジスト層を除去し、（ｎ）
、 コンタクトメタルを堆積し、（ｏ）、ゲート電極
とソース及びドレーン電極との接続のためのホトレジス
ト層を堆積し、露光し且つ現像し、 （ｐ）、 コンタクトメタルをエツチングしてゲート
電極へのメタルコンタクトとソース及びドレーンメタル
コンタクトを画定し、且つソース及びドレーン領域間の
頂部パッジページコン層が′８呈されるまでｎ＋ａ−Ｓ
ｉ ： ＨＩＷを連続的にエツチングし、最後に、 （ｑ）、残りのホトレジスト層を除去する、ことからな
っている。
をｌｉする工程ステップは、 （ａ）、 ＠えばガラスや不透明Ｍ板等の絶縁膜基板
上にトランジスタゲートを作成し、 （ｂ）、ゲート絶縁層、厚いａ−Ｓｉ：口膜活性層及び
頂部パッシベーション層を単板上に連続的に堆積し、 （ｃ）、 ホトレジスト層を堆積し、露光し且つ現像
してホトレジスト層内に狭いソース及びドレーンウィン
ドを開口し、 （ｄ）、 ａ−Ｓｉ ： Ｈ層が露呈されるまで頂部
パッジベージ」ン層をエツチングし、 （ｅ）、 ゲート絶縁層がｉ！呈されるまでａ−Ｓｉ
：８層をエツチングしてａ−Ｓｉ：円層内に狭いソース
及びドレーン開口を形成し、（ｒ）、残りのホトレジス
ト層を除去し、（ｏ）、 ｎ＋ａ−Ｓｉ ： ＨＩＳ
をＭ１積してａ−Ｓｉ：８層内のソース及びドレーン開
口内に狭いオーミックコンタクト領域を形成し、（ｈ）
、 トランジスタの活性領域のためのホトレジスト層
を堆積し、露光し且つ現像し、（ｉ）、 活性領域外
側のゲート絶縁層が露呈されるまでｎ＋ａ−ｓ ｔ ：
Ｈ，頂部パッシベーション層及びａ−Ｓ＋：＋−を層
をエツチングし、（ｊ）、残りのホトレジスト層を除去
し、（ｋ）、ゲート電極のコンタクトホールのためのホ
トレジスト四を堆積し、露光し且つ現像し、（１）、
ゲートメタルが露！されるまでゲート絶縁層をエツチ
ングしてゲートコンタクトホールを形成し、 （ｍｆ）、 残りのホトレジスト層を除去し、（ｎ）
、 コンタクトメタルを堆積し、（ｏ）、ゲート電極
とソース及びドレーン電極との接続のためのホトレジス
ト層を堆積し、露光し且つ現像し、 （ｐ）、 コンタクトメタルをエツチングしてゲート
電極へのメタルコンタクトとソース及びドレーンメタル
コンタクトを画定し、且つソース及びドレーン領域間の
頂部パッジページコン層が′８呈されるまでｎ＋ａ−Ｓ
ｉ ： ＨＩＷを連続的にエツチングし、最後に、 （ｑ）、残りのホトレジスト層を除去する、ことからな
っている。
ゲート絶縁層、ａ−Ｓｉ：８層及び頂部パッシベーショ
ン層を３１続的に堆積することにより、活性府内の欠陥
密度が低下しゲート絶縁層とａ−８ｔ：Ｈｌｉｌｌｌｌ
のインターフェイス特性が良くなる。厚いａ−Ｓｉ：０
層を使用することにより、この層の均一性が良くなる。
ン層を３１続的に堆積することにより、活性府内の欠陥
密度が低下しゲート絶縁層とａ−８ｔ：Ｈｌｉｌｌｌｌ
のインターフェイス特性が良くなる。厚いａ−Ｓｉ：０
層を使用することにより、この層の均一性が良くなる。
ステップ（ｅ）により電気的に反転された共面構造が形
成され、Ｓ電チャネルとｎ＋ａ−Ｓｉ：Ｈ１ｄ間のアン
ド−ブトａ−ＳｉＢが除去される。その結果、ソース及
びドレーンコンタクト領域を非常に小さくして、寄生容
量の非常に小さいデバイスを提供することができる。
成され、Ｓ電チャネルとｎ＋ａ−Ｓｉ：Ｈ１ｄ間のアン
ド−ブトａ−ＳｉＢが除去される。その結果、ソース及
びドレーンコンタクト領域を非常に小さくして、寄生容
量の非常に小さいデバイスを提供することができる。
［実施例１
第１図に示すように、本発明の工程の最初のステップは
マスキングやエツチング等の従来のホトリソグラフィに
よりガラス基板や他の基板２上にトランジスタのゲート
４を形成することからなっている。このゲート４は、例
えば、２００ ｎｌ （２。
マスキングやエツチング等の従来のホトリソグラフィに
よりガラス基板や他の基板２上にトランジスタのゲート
４を形成することからなっている。このゲート４は、例
えば、２００ ｎｌ （２。
０００人）厚であり、好ましくはタンタリウムで作られ
ている。
ている。
次に、ＰＥＣＶＤ法により、ゲート絶縁病６、ａ−Ｓｉ
：８層８及び頂部パッシベーション層１０Ｉｆｉ同じポ
ンプダウン時間内にＩＩＨ的に堆積される。ゲート絶縁
層６及び頂部バッジベージ３ン層１０は共にシリコン窒
化物もしくはシリコン二酸化物とすることができる。シ
リコン窒化物の反応ガスはシラン及びアンモニアであり
、シリコン二酸化物の反応ガスは−・酸化二窒素及びシ
ランである。ａ−ｓ＋：ｔ−ｔの反応ガスは純粋シラン
である。
：８層８及び頂部パッシベーション層１０Ｉｆｉ同じポ
ンプダウン時間内にＩＩＨ的に堆積される。ゲート絶縁
層６及び頂部バッジベージ３ン層１０は共にシリコン窒
化物もしくはシリコン二酸化物とすることができる。シ
リコン窒化物の反応ガスはシラン及びアンモニアであり
、シリコン二酸化物の反応ガスは−・酸化二窒素及びシ
ランである。ａ−ｓ＋：ｔ−ｔの反応ガスは純粋シラン
である。
ゲート絶縁層６の厚さは２００ ｒｖ〜３００ ｒｖで
あり、活性層８の厚さは１００ｔｖ〜３００ｎｌである
。
あり、活性層８の厚さは１００ｔｖ〜３００ｎｌである
。
頂部パッシベーション層１０の厚さは３００ ｒｖに近
い。次に、パッシベーション１ｉ１１０上にホトレジス
ト層１２が堆積される。
い。次に、パッシベーション１ｉ１１０上にホトレジス
ト層１２が堆積される。
第２図に示す次のステップにおいて、ホトレジスト躬１
２は現像され且つエツチングされて狭いソース及びドレ
ーンコンタクトを形成するためのマスクが作られる。コ
ンタクト輻はできるだけ狭くし、アライナ機及びエツチ
ング機の能力によりＩ１１限される。頂部パッシベーシ
ョン層１０は、ホトレジスト層１２をエツチングステッ
プのマスクとし、フレオン２３プラズマを使用してドラ
イエツチングされる。ａ−Ｓｉ：０層８はへキサフルオ
ライド硫黄プラズマを使用してドライエツチングされる
。このエツチングステップはゲート絶縁病６がＢ呈され
ると停止する。次に、ホトレジストＦＪ１２が除去され
る。
２は現像され且つエツチングされて狭いソース及びドレ
ーンコンタクトを形成するためのマスクが作られる。コ
ンタクト輻はできるだけ狭くし、アライナ機及びエツチ
ング機の能力によりＩ１１限される。頂部パッシベーシ
ョン層１０は、ホトレジスト層１２をエツチングステッ
プのマスクとし、フレオン２３プラズマを使用してドラ
イエツチングされる。ａ−Ｓｉ：０層８はへキサフルオ
ライド硫黄プラズマを使用してドライエツチングされる
。このエツチングステップはゲート絶縁病６がＢ呈され
ると停止する。次に、ホトレジストＦＪ１２が除去され
る。
ホトレジスト層１２を除去した後、例えば５００１のｎ
＋アモルファスシリコン等の、ｎもしくはｐｓ電型ドー
パントをドープしたアモルファスシリコンのオーミック
コンタクト病１４が全体構造上に堆積される。反応ガス
がシランとホスフィンの混合ガスである点を除けば、こ
のｎ十型アモルｌｐスジ＋）コンＭ’１１．ｔａ−Ｓｉ
： ｔ−ＩＦｆｌＢに使用したのと同じ技術により堆
積される。これにより、トランジスタのソース及びドレ
ーンに対する狭いオーミックコンタクト領域１５．１７
の生成が可能になる。次に、層１４にホトレジスト層１
６が被覆される。コンタクト領域１５．１７はアクティ
ブ層８と共面であり寄生容量を低減するために非常に狭
くされている。第３図に示すように、トランジスタの活
性領域（薄い酸化物領域）は従来のホトリソグラフィに
より生成される。ｎ＋ａｓｉ：ＨｌＳｉＮ及びａ−Ｓｉ
：８層ハトライエツチングされ、各層の反応ガスは、そ
れぞれ、ヘキサフルオライド硫黄、フレオン２３、ヘキ
サフルオライド硫黄である。ゲートのコンタクトホール
はソース及びドレーン間の活性領域から離れた位置に開
口している。第３図の断面図には示されていないが、こ
れは従来のフォトリソグラフィにより達成できることが
お判りと思う。ゲート絶縁層はドライエツチングされ、
同じ技術はパッシベーション層のエツチングに使用され
る。例えば、５００ ｎ１ｌｉ厚のＳ重層１８が真空蒸
看もしくはスパッタリングにより堆積される。頂部導電
層１８上にホトレジスト層２０が堆積される。
＋アモルファスシリコン等の、ｎもしくはｐｓ電型ドー
パントをドープしたアモルファスシリコンのオーミック
コンタクト病１４が全体構造上に堆積される。反応ガス
がシランとホスフィンの混合ガスである点を除けば、こ
のｎ十型アモルｌｐスジ＋）コンＭ’１１．ｔａ−Ｓｉ
： ｔ−ＩＦｆｌＢに使用したのと同じ技術により堆
積される。これにより、トランジスタのソース及びドレ
ーンに対する狭いオーミックコンタクト領域１５．１７
の生成が可能になる。次に、層１４にホトレジスト層１
６が被覆される。コンタクト領域１５．１７はアクティ
ブ層８と共面であり寄生容量を低減するために非常に狭
くされている。第３図に示すように、トランジスタの活
性領域（薄い酸化物領域）は従来のホトリソグラフィに
より生成される。ｎ＋ａｓｉ：ＨｌＳｉＮ及びａ−Ｓｉ
：８層ハトライエツチングされ、各層の反応ガスは、そ
れぞれ、ヘキサフルオライド硫黄、フレオン２３、ヘキ
サフルオライド硫黄である。ゲートのコンタクトホール
はソース及びドレーン間の活性領域から離れた位置に開
口している。第３図の断面図には示されていないが、こ
れは従来のフォトリソグラフィにより達成できることが
お判りと思う。ゲート絶縁層はドライエツチングされ、
同じ技術はパッシベーション層のエツチングに使用され
る。例えば、５００ ｎ１ｌｉ厚のＳ重層１８が真空蒸
看もしくはスパッタリングにより堆積される。頂部導電
層１８上にホトレジスト層２０が堆積される。
トランジスタのソース、ドレーン及びゲート電極は従来
のフォトリソグラフィーにより生成される。導電メタル
１８はウェットエツチングされ、トランジスタのソース
及びドレーン電極間のｎ＋アモルファスシリコンｆＷ１
４は、活性層８のエツチングに使用したのと同じ技術に
よりドライエツチングされる。次に、第５図に示すよう
に、ホトレジスト層２０が除去される。
のフォトリソグラフィーにより生成される。導電メタル
１８はウェットエツチングされ、トランジスタのソース
及びドレーン電極間のｎ＋アモルファスシリコンｆＷ１
４は、活性層８のエツチングに使用したのと同じ技術に
よりドライエツチングされる。次に、第５図に示すよう
に、ホトレジスト層２０が除去される。
前記工程において、ゲート絶縁層、活性層、及び頂部パ
ッシベーション層を連続的に成長させるため、活性Ｊｌ
ｉ８の両側に汚染されない界面が得ら４゜ れる。
ッシベーション層を連続的に成長させるため、活性Ｊｌ
ｉ８の両側に汚染されない界面が得ら４゜ れる。
この工程によりさらに、トランジスタのチャネルとドレ
ーン及びソース電極が同一面内にある″電気的″共面Ｉ
ＩＡ造が提供され、ソース及びドレーン領域を非常に小
さくすることができる。ゲートとソースもしくはドレー
ン領域の重畳領域により生じる奇生容掻及びコンタクト
抵抗は著しく低減することができる。
ーン及びソース電極が同一面内にある″電気的″共面Ｉ
ＩＡ造が提供され、ソース及びドレーン領域を非常に小
さくすることができる。ゲートとソースもしくはドレー
ン領域の重畳領域により生じる奇生容掻及びコンタクト
抵抗は著しく低減することができる。
一実施例について本発明を説明してきたが、さまざまな
変更や修正が可能なことは明白であり、発明の真の精神
及びｆｆ１ｌｌｌｌ内に入るこのような変更や修正は全
て特許請求の範ｕＯに入るものとする。
変更や修正が可能なことは明白であり、発明の真の精神
及びｆｆ１ｌｌｌｌ内に入るこのような変更や修正は全
て特許請求の範ｕＯに入るものとする。
第１図は本発明に従った最初のステップにおいて堆積さ
れるゲート絶縁、ａ−Ｓｉ：）Ｉ、及び頂部パッシベー
ション層の鮪面図、第２図は本発明に従った第２のステ
ップにおいてエツチングされる頂部パッシベーション病
及び・ａ −Ｓｉ １１の断面図、第３図は本発明に従
った第３のステップにおいて堆積され且つトランジスタ
の活性領域（薄い酸化物領域〉を画定づるｎ＋ａ−Ｓｉ
病のＩｉ血図、第４図は本発明に従った第４のステップ
において、Ｓ電層を堆積し且つ導電層及びａ−Ｓｉ滑を
エツチングして第４図の断面図では見えない位置にお番
）るゲート電極へのメタルコンタクトを画定し、さらに
ソース及びドレーンメタルコンタクトを画定することを
示す断面図、第５図は本発明に従ってホトレジスト層を
除去した後のｉｔ［ｌ−ランジスタの断血図である。 参照符号の説明 ２・・・基板 ４・・・ゲート ６・・・ゲート絶縁層 ８・・・ａ−Ｓｉ：Ｈ層 １０・・・頂部パッシベーション層 １２・・・ホトレジスト層 １４・・・オーミックコンタクト病 １５．１７・・・オーミックコンタクト領域１８・・・
ＹＣ１部導電層 ２０・・・ホトレジスト層 図面のζ多言（内容：ニニニミ・；シン手 続 補 正 書（自発） 平成２年 月７０日
れるゲート絶縁、ａ−Ｓｉ：）Ｉ、及び頂部パッシベー
ション層の鮪面図、第２図は本発明に従った第２のステ
ップにおいてエツチングされる頂部パッシベーション病
及び・ａ −Ｓｉ １１の断面図、第３図は本発明に従
った第３のステップにおいて堆積され且つトランジスタ
の活性領域（薄い酸化物領域〉を画定づるｎ＋ａ−Ｓｉ
病のＩｉ血図、第４図は本発明に従った第４のステップ
において、Ｓ電層を堆積し且つ導電層及びａ−Ｓｉ滑を
エツチングして第４図の断面図では見えない位置にお番
）るゲート電極へのメタルコンタクトを画定し、さらに
ソース及びドレーンメタルコンタクトを画定することを
示す断面図、第５図は本発明に従ってホトレジスト層を
除去した後のｉｔ［ｌ−ランジスタの断血図である。 参照符号の説明 ２・・・基板 ４・・・ゲート ６・・・ゲート絶縁層 ８・・・ａ−Ｓｉ：Ｈ層 １０・・・頂部パッシベーション層 １２・・・ホトレジスト層 １４・・・オーミックコンタクト病 １５．１７・・・オーミックコンタクト領域１８・・・
ＹＣ１部導電層 ２０・・・ホトレジスト層 図面のζ多言（内容：ニニニミ・；シン手 続 補 正 書（自発） 平成２年 月７０日
Claims (12)
- （１）反転共面薄膜トランジスタの製造法において、 （ａ）、基板上にトランジスタゲートを形成し、（ｂ）
、基板上にゲート絶縁、アモルファスシリコン及び頂部
パッシベーシヨン層を連続的に形成し、 （ｃ）、ホトレジスト層を堆積し且つ現像してホトレジ
スト層内にソース及びドレーンウィンドを開口し、 （ｄ）、アモルファスシリコン層が露呈されるまで頂部
パッシベーシヨン層をエッチングし、 （ｅ）、ゲート絶縁体が露呈されるまでアモルファスシ
リコン層をエッチングしてアモルファスシリコン層内に
ソース及びドレーン開口を形成し、残りのホトレジスト
を除去し、 （ｆ）、前記アモルファスシリコン層内の前記ソース及
びドレーン開口内にソース及びドレーンオーミックコン
タクト領域を形成する、 ことからなる、反転共面薄膜トランジスタの製造法。 - （２）請求項（１）記載の薄膜トランジスタの製造法に
おいて、シリコン窒化物のゲート絶縁層を形成すること
からなる、反転共面薄膜トランジスタの製造法。 - （３）請求項（１）記載の薄膜トランジスタの製造法に
おいて、シリコン酸化物のゲート絶縁層を形成すること
からなる、反転共面薄膜トランジスタの製造法。 - （４）請求項（１）記載の薄膜トランジスタの製造法に
おいて、シリコン窒化物の頂部パッシベーシヨン層を形
成することからなる、反転共面薄膜トランジスタの製造
法。 - （５）請求項（１）記載の薄膜トランジスタの製造法に
おいて、シリコン酸化物の頂部パッシベーシヨン層を形
成することからなる、反転共面薄膜トランジスタの製造
法。 - （６）請求項（１）記載の薄膜トランジスタの製造法に
おいて、頂部パッシベーシヨン膜をドライエッチングす
ることからなる、反転共面薄膜トランジスタの製造法。 - （７）請求項（１）記載の薄膜トランジスタの製造法に
おいて、アモルファスシリコン層をドライエッチングす
ることからなる、反転共面薄膜トランジスタの製造法。 - （８）請求項（１）記載の薄膜トランジスタの製造法に
おいて、ステップ（ｆ）の後に導電ドープされたアモル
ファスシリコン層が堆積される、反転共面薄膜トランジ
スタの製造法。 - （９）請求項（８）記載の薄膜トランジスタの製造法に
おいて、前記ソース及びドレーンオーミックコンタクト
領域は両者間に活性領域を画定し、前記製造法はさらに
、 （ｈ）、活性領域のためのホトレジスト層を堆積し、露
光し且つ現像し、 （ｉ）、活性領域外側のゲート絶縁層の一部が露呈され
るよでｎ＋、ａ−Ｓｉ：Ｈ層、頂部パッシベーシヨン層
及びａ−Ｓｉ：Ｈ層をエッチングし、（ｊ）、ホトレジ
スト層を除去し、 （ｋ）、ホトレジスト層を堆積し、露光し且つ現像し、 （ｌ）、ゲートのメタルコンタクト層が露呈されるまで
ゲート絶縁層をエッチングし、 （ｍ）、残りのホトレジスト層を除去し、 （ｎ）、コンタクトメタルを堆積し、 （ｏ）、ホトレジスト層を堆積して現像し、（ｐ）、コ
ンタクトメタルをエッチングしてゲートの接続を形成し
且つソース／ドレーンコンタクト電極を形成し、さらに
頂部パッシベーション層が露呈されるまでソース及びド
レーン間の ｎ＋ａ−Ｓｉ：Ｈ層を連続的にエッチングし、（ｑ）、
残りのホトレジスト層を除去する、ことからなる、反転
共面薄膜トランジスタの製造法。 - （１０）基板及び前記基板に重畳する導電ゲートと、前
記ゲートに重畳するゲート絶縁層と、 中間に活性チャネル領域を画定する一対のソース／ドレ
ーン開口を有するアモルファスシリコンからなる活性チ
ャネル層と、 前記活性チャネル層に重畳する頂部パッシベーシヨン層
と、 導電ドープされたアモルファスシリコンからなり前記活
性チャネル層と共面の前記ソース／ドレーン開口内側の
ソース／ドレーンオーミックコンタクト領域、 からなる、反転共面アモルファス薄膜トランジスタ。 - （１１）請求項（１０）記載のトランジスタにおいて、
前記導電ドープされたアモルファスシリコンはｎ＋アモ
ルファスシリコンからなる、反転共面アモルファス薄膜
トランジスタ。 - （１２）請求項（１０）記載のトランジスタにおいて、
さらに前記各ソース／ドレーンオーミックコンタクト領
域に接続されたメタルコンタクトからなる反転共面アモ
ルファス薄膜トランジスタ。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1990-08-09 JP JP21146690A patent/JPH0736443B2/ja not_active Expired - Fee Related
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