JPH0534837B2 - - Google Patents
Info
- Publication number
- JPH0534837B2 JPH0534837B2 JP58081124A JP8112483A JPH0534837B2 JP H0534837 B2 JPH0534837 B2 JP H0534837B2 JP 58081124 A JP58081124 A JP 58081124A JP 8112483 A JP8112483 A JP 8112483A JP H0534837 B2 JPH0534837 B2 JP H0534837B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- thin film
- thickness
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
本発明はMOS型半導体装置の製造方法に関す
るものであり、MOS型トランジスターの特性を
向上させた半導体装置の製造方法に関するもので
ある。
るものであり、MOS型トランジスターの特性を
向上させた半導体装置の製造方法に関するもので
ある。
半導体薄膜を用いた薄膜電解効果トランジスタ
ー（以下TFTと言う）は、大面積の平面型表示
装置の可能性から、現在活発に開発研究が行なわ
れている。この様なTFTは半導体薄膜内の電子
移動度が低い為にON電流が低く、十分な電流を
得る為にはゲート電圧に50〜100ボルトという高
圧を印加する必要が有り、又OFF特性について
は非晶質薄膜ではあるが光電流が多く、従つてマ
トリツクスのスイツチング素子の必要性である
ON電流とOFF電流の比約105を得る為にはゲー
ト電圧を上記の様に高くし、かつ表示素子に照射
される光の強度も制限しなければならない。又、
T.V.画面の様にフレーム周波数が固定した像を
表示する為には上記のON／OFF比のみならず、
個々の電流値にも制限が加えられる。例えば液晶
を駆動して、T.V.画面を表示する場合、ON電流
は１マイクロアンペアが必要であり、OFFリー
クは数百ピコアンペア以下が要求される。用いら
れる半導体薄膜の特性について考察すれば、現在
最も多く研究されているアモルフアスシリコンの
場合OFFリークは非常に少ないが、電子移動度
が極端に小さい為にON電流が低く、TFTに応用
した場合、チヤンネル巾が１〜２ミリメートルと
いう大きいものとし、ゲート電圧も高くしなけれ
ばならない。電子移動度の大きいテルルを用いた
TFTは十分なON電流は得られるもののそれに比
例し、OFFリークが大きく、チヤンネル巾を狭
くする必要があるが、量産的にみた実用的な値の
５〜10ミクロンのチヤンネル巾にしても実用的に
十分なOFFリークにならない。さらに多結晶シ
リコン薄膜を用いたものは、アモルフアスシリコ
ンとテルルの両特性のほぼ十間的な特性を持つて
おり、ON電流、OFFリークとも上記TV像表示
に必要な特性に最も近いが、十分とはいえない。
この多結晶シリコンを用いたTFT特性について
若干詳述する。第１図の多結晶シリコンを用いた
TFTの１例の断面図を示した。ガラス基板１上
に島状を多結晶シリコン２を設け、表示を熱酸化
しゲート絶縁膜３とする。次にゲート電極４を設
けて、必要に応じ、イオン打ち込みによりゲート
電極４をマスクにし、半導体薄膜２のドレイン及
びソース領域に不純物を拡散する。さらに全面に
絶縁膜５を形成し、ドレイン及びソース領域上の
絶縁膜にコンタクトホールを開け、ドレイン及び
ゲート電極６を設けてTFTが完成する。この様
にして作つたTFTの特性は、半導体薄膜２の膜
厚により変化する。このデータを示したのが第２
図横軸に熱酸化前の多結晶シリコンの膜厚をと
り、ON電流、OFFリーク、コンタクト抵抗をプ
ロツトしたものである。ON電流もOFFリークも
多結晶シリコン２の膜厚が減少すると急速に特性
が向上する。ON電流は第２図ａに示した様に膜
厚が1500オングストローム以上では膜厚によらな
いがそれ以下で急激にON電流が向上する。これ
は、多結晶シリコン膜厚が1500オングストローム
以下では、ゲート電圧印加により発生する空乏層
の厚みが膜厚により制限される為であり、同一ゲ
ート電圧、同一ドレイン電圧でON電流を測定し
た場合この様な特性変化を示す。OFFリークは
膜厚が1500オングストーローム以上でも膜厚によ
りリーク量が変化するが、1500オングストローム
以下になるとより急速に特性が向上する。これに
対し、多結晶シリコン２と、ドレイン及びソース
電極６のコンタクト抵抗は、膜厚が1200〜1300オ
ングストーローム以下で急激に増大し、バラツキ
も大きくなる。これは多結晶シリコンが薄い為
に、電極６と接する多結晶シリコン２がほとんど
電極に溶解してしまうためであり、シリコン膜厚
が1000オングストーローム以下になれば、絶縁膜
のコンタクトフオトエツチング時にシリコン膜が
エツチング除去され、多結晶シリコンと全く接触
されなくなつてしまう。
ー（以下TFTと言う）は、大面積の平面型表示
装置の可能性から、現在活発に開発研究が行なわ
れている。この様なTFTは半導体薄膜内の電子
移動度が低い為にON電流が低く、十分な電流を
得る為にはゲート電圧に50〜100ボルトという高
圧を印加する必要が有り、又OFF特性について
は非晶質薄膜ではあるが光電流が多く、従つてマ
トリツクスのスイツチング素子の必要性である
ON電流とOFF電流の比約105を得る為にはゲー
ト電圧を上記の様に高くし、かつ表示素子に照射
される光の強度も制限しなければならない。又、
T.V.画面の様にフレーム周波数が固定した像を
表示する為には上記のON／OFF比のみならず、
個々の電流値にも制限が加えられる。例えば液晶
を駆動して、T.V.画面を表示する場合、ON電流
は１マイクロアンペアが必要であり、OFFリー
クは数百ピコアンペア以下が要求される。用いら
れる半導体薄膜の特性について考察すれば、現在
最も多く研究されているアモルフアスシリコンの
場合OFFリークは非常に少ないが、電子移動度
が極端に小さい為にON電流が低く、TFTに応用
した場合、チヤンネル巾が１〜２ミリメートルと
いう大きいものとし、ゲート電圧も高くしなけれ
ばならない。電子移動度の大きいテルルを用いた
TFTは十分なON電流は得られるもののそれに比
例し、OFFリークが大きく、チヤンネル巾を狭
くする必要があるが、量産的にみた実用的な値の
５〜10ミクロンのチヤンネル巾にしても実用的に
十分なOFFリークにならない。さらに多結晶シ
リコン薄膜を用いたものは、アモルフアスシリコ
ンとテルルの両特性のほぼ十間的な特性を持つて
おり、ON電流、OFFリークとも上記TV像表示
に必要な特性に最も近いが、十分とはいえない。
この多結晶シリコンを用いたTFT特性について
若干詳述する。第１図の多結晶シリコンを用いた
TFTの１例の断面図を示した。ガラス基板１上
に島状を多結晶シリコン２を設け、表示を熱酸化
しゲート絶縁膜３とする。次にゲート電極４を設
けて、必要に応じ、イオン打ち込みによりゲート
電極４をマスクにし、半導体薄膜２のドレイン及
びソース領域に不純物を拡散する。さらに全面に
絶縁膜５を形成し、ドレイン及びソース領域上の
絶縁膜にコンタクトホールを開け、ドレイン及び
ゲート電極６を設けてTFTが完成する。この様
にして作つたTFTの特性は、半導体薄膜２の膜
厚により変化する。このデータを示したのが第２
図横軸に熱酸化前の多結晶シリコンの膜厚をと
り、ON電流、OFFリーク、コンタクト抵抗をプ
ロツトしたものである。ON電流もOFFリークも
多結晶シリコン２の膜厚が減少すると急速に特性
が向上する。ON電流は第２図ａに示した様に膜
厚が1500オングストローム以上では膜厚によらな
いがそれ以下で急激にON電流が向上する。これ
は、多結晶シリコン膜厚が1500オングストローム
以下では、ゲート電圧印加により発生する空乏層
の厚みが膜厚により制限される為であり、同一ゲ
ート電圧、同一ドレイン電圧でON電流を測定し
た場合この様な特性変化を示す。OFFリークは
膜厚が1500オングストーローム以上でも膜厚によ
りリーク量が変化するが、1500オングストローム
以下になるとより急速に特性が向上する。これに
対し、多結晶シリコン２と、ドレイン及びソース
電極６のコンタクト抵抗は、膜厚が1200〜1300オ
ングストーローム以下で急激に増大し、バラツキ
も大きくなる。これは多結晶シリコンが薄い為
に、電極６と接する多結晶シリコン２がほとんど
電極に溶解してしまうためであり、シリコン膜厚
が1000オングストーローム以下になれば、絶縁膜
のコンタクトフオトエツチング時にシリコン膜が
エツチング除去され、多結晶シリコンと全く接触
されなくなつてしまう。
本発明は以上の欠点を考察してなされたもので
あり、特性の非常に優れたTFTの製造方法を提
供するものである。以下本発明を図面により詳細
に説明する。
あり、特性の非常に優れたTFTの製造方法を提
供するものである。以下本発明を図面により詳細
に説明する。
第２図は多結晶シリコン２の熱酸化前の膜厚を
横軸にとつたグラフであり、従つて熱酸化後の多
結晶シリコンの残り膜厚は薄くなつている。この
データは多結晶シリコンの熱酸化膜の膜厚が1500
オングストロームの場合であり、この熱酸化によ
り酸化膜に変わつた多結晶シリコンは約700オン
グストロームである。これにより多結晶シリコン
の残り膜厚に対してコンタクト抵抗をプロツトし
直したものが第２図ｃの破線である。これにより
多結晶シリコン膜厚が700オングストロームまで
コンタクト抵抗は一定であり、安定している。従
つて初期の多結晶シリコン膜厚を100オングスト
ローム以下にしても、熱酸化時に少なくとも電極
６と接触する部分を耐酸化性被膜でおおい熱酸化
を防げば、コンタクト特性も安定し、TFTの特
性も非常に優れたものになる。
横軸にとつたグラフであり、従つて熱酸化後の多
結晶シリコンの残り膜厚は薄くなつている。この
データは多結晶シリコンの熱酸化膜の膜厚が1500
オングストロームの場合であり、この熱酸化によ
り酸化膜に変わつた多結晶シリコンは約700オン
グストロームである。これにより多結晶シリコン
の残り膜厚に対してコンタクト抵抗をプロツトし
直したものが第２図ｃの破線である。これにより
多結晶シリコン膜厚が700オングストロームまで
コンタクト抵抗は一定であり、安定している。従
つて初期の多結晶シリコン膜厚を100オングスト
ローム以下にしても、熱酸化時に少なくとも電極
６と接触する部分を耐酸化性被膜でおおい熱酸化
を防げば、コンタクト特性も安定し、TFTの特
性も非常に優れたものになる。
第３図は本発明を実施したTFTの製造方法の
１例を工程を追つて示したものである。まず従来
と同様にして、ガラス基板７上に多結晶シリコン
８を島状に形成する。次に全面1000オングストロ
ーム程度の酸化シリコン９及び耐酸化性膜の窒化
シリコン１０を被着やはり1000オングストローム
程度し、少なくともTFTのチヤンネル領域の窒
化シリコン１０及び酸化シリコン９をエツチング
除去する。これが第３図のａである。次にこれを
熱酸化しTFTのチヤンネル領域へ選択的に約
2500オングストロームの酸化膜１１を形成し、第
３図ｂとなる。酸化後窒化膜１０をエツチング除
去し、さらに下地酸化膜９をエツチングする。酸
化膜のエツチング時に熱酸化膜１１の表面層も酸
化膜の膜厚分だけ1000オングストロームエツチン
グされる。これによりゲート絶縁膜の膜厚は1500
オングストロームとなり、従来と同じ膜厚とな
る。酸化膜９、窒化膜１０及び熱酸化膜のそれぞ
れの膜厚は上記の値に限る必要はなく、他の膜厚
値であつてもさしつかえない。これによりTFT
のコンタクト部の多結晶シリコンの膜厚は初期の
膜厚のままで、チヤンネル部の残り多結晶シリコ
ンの膜厚は薄く出来る。次に第３図ｃの様にゲー
ト絶縁膜１１上へゲート電極１２を形成し、これ
をマスクにし、多結晶シリコン８へ不純物をイオ
ン打ち込みにより導入する。不純物の拡散はイオ
ン打ち込みのみでなく、熱によるプレデポジシヨ
ンでも良い。最後にパシベーシヨン用絶縁膜１３
を形成し、ソース及びドレインのコンタクトホー
ルを開け、ドレイン電極及びソース電極１４を形
成し、完成する。以上の工程によりTFTを作る
場合、初期の多結晶シリコンの膜厚を1500Åとす
ると、熱酸化で2500Åの酸化膜が形成され、その
時に減少する多結晶シリコンの膜厚は1100オング
ストロームであつて、残りの多結晶シリコン膜厚
は400オングストロームである。これは第２図の
グラフａ，ｂの横軸で1100オングストロームに対
応しており、ON電流、OFFリークとも格段にす
ぐれた特性である。他方多結晶シリコンのコンタ
クト部での膜厚は1500オングストロームであつて
第２図ｃのグラフ上2200オングストロームの特性
に対応する。よつてコンタクト抵抗は、安定して
低い値を有し、なんら問題は無い。初期の多結晶
シリコンの膜厚を上記の1500オングストロームよ
り薄くする事が可能であり、コンタクト抵抗から
見れば1000オングストロームまで可能である。以
上述べた本発明の実施例においては第３図ｂの選
択酸化後、窒化膜１０及び酸化膜９を全面エツチ
したが、除去することなく残して、TFTを完成
する事も可能である。この場合は熱酸化膜は、第
３図の例の場合より酸化膜９の膜厚だけ薄くする
必要が有り、又、ソース・ドレインの不純物導入
でイオン打ち込みを行なう場合窒化膜１０、酸化
膜９を通して多結晶シリコン８に打ち込まなけれ
ばならない。
１例を工程を追つて示したものである。まず従来
と同様にして、ガラス基板７上に多結晶シリコン
８を島状に形成する。次に全面1000オングストロ
ーム程度の酸化シリコン９及び耐酸化性膜の窒化
シリコン１０を被着やはり1000オングストローム
程度し、少なくともTFTのチヤンネル領域の窒
化シリコン１０及び酸化シリコン９をエツチング
除去する。これが第３図のａである。次にこれを
熱酸化しTFTのチヤンネル領域へ選択的に約
2500オングストロームの酸化膜１１を形成し、第
３図ｂとなる。酸化後窒化膜１０をエツチング除
去し、さらに下地酸化膜９をエツチングする。酸
化膜のエツチング時に熱酸化膜１１の表面層も酸
化膜の膜厚分だけ1000オングストロームエツチン
グされる。これによりゲート絶縁膜の膜厚は1500
オングストロームとなり、従来と同じ膜厚とな
る。酸化膜９、窒化膜１０及び熱酸化膜のそれぞ
れの膜厚は上記の値に限る必要はなく、他の膜厚
値であつてもさしつかえない。これによりTFT
のコンタクト部の多結晶シリコンの膜厚は初期の
膜厚のままで、チヤンネル部の残り多結晶シリコ
ンの膜厚は薄く出来る。次に第３図ｃの様にゲー
ト絶縁膜１１上へゲート電極１２を形成し、これ
をマスクにし、多結晶シリコン８へ不純物をイオ
ン打ち込みにより導入する。不純物の拡散はイオ
ン打ち込みのみでなく、熱によるプレデポジシヨ
ンでも良い。最後にパシベーシヨン用絶縁膜１３
を形成し、ソース及びドレインのコンタクトホー
ルを開け、ドレイン電極及びソース電極１４を形
成し、完成する。以上の工程によりTFTを作る
場合、初期の多結晶シリコンの膜厚を1500Åとす
ると、熱酸化で2500Åの酸化膜が形成され、その
時に減少する多結晶シリコンの膜厚は1100オング
ストロームであつて、残りの多結晶シリコン膜厚
は400オングストロームである。これは第２図の
グラフａ，ｂの横軸で1100オングストロームに対
応しており、ON電流、OFFリークとも格段にす
ぐれた特性である。他方多結晶シリコンのコンタ
クト部での膜厚は1500オングストロームであつて
第２図ｃのグラフ上2200オングストロームの特性
に対応する。よつてコンタクト抵抗は、安定して
低い値を有し、なんら問題は無い。初期の多結晶
シリコンの膜厚を上記の1500オングストロームよ
り薄くする事が可能であり、コンタクト抵抗から
見れば1000オングストロームまで可能である。以
上述べた本発明の実施例においては第３図ｂの選
択酸化後、窒化膜１０及び酸化膜９を全面エツチ
したが、除去することなく残して、TFTを完成
する事も可能である。この場合は熱酸化膜は、第
３図の例の場合より酸化膜９の膜厚だけ薄くする
必要が有り、又、ソース・ドレインの不純物導入
でイオン打ち込みを行なう場合窒化膜１０、酸化
膜９を通して多結晶シリコン８に打ち込まなけれ
ばならない。
以上のように本発明は、薄膜トランジスターの
ゲート絶縁膜を、第１層目の半導体層のチヤンネ
ル領域に選択的に熱酸化されるので、コンタクト
部分の半導体薄膜の膜厚は、コンタクト抵抗を安
定して低い値にするのに充分な値を確保でき、か
つチヤンネル領域はコンタクト部分の膜厚に係わ
らず充分薄くすることが出来るのでOFFリーク
を低減することができ特性の良い薄膜トランジス
ターを従来よりも簡単な工程で実現できる。半導
体薄膜は多結晶シリコンに限らず、アモルフアス
シリコン、テルル等他の物質に応用可能であつ
て、又チヤンネル領域の選択的熱酸化は、他の酸
化方法例えば、陽極酸化、プラズマ酸化等も適用
可能である。本発明を実施する事によつてTFT
の特性が大巾に向上するので、この応用範囲は、
表示画素のスイツチングにとどまらず、従来不可
能と考えられていた、マトリツクスアレーの駆動
用トランジスターに適用可能等、広範囲な応用で
出来る等本発明のもたらす効果は大きい。
ゲート絶縁膜を、第１層目の半導体層のチヤンネ
ル領域に選択的に熱酸化されるので、コンタクト
部分の半導体薄膜の膜厚は、コンタクト抵抗を安
定して低い値にするのに充分な値を確保でき、か
つチヤンネル領域はコンタクト部分の膜厚に係わ
らず充分薄くすることが出来るのでOFFリーク
を低減することができ特性の良い薄膜トランジス
ターを従来よりも簡単な工程で実現できる。半導
体薄膜は多結晶シリコンに限らず、アモルフアス
シリコン、テルル等他の物質に応用可能であつ
て、又チヤンネル領域の選択的熱酸化は、他の酸
化方法例えば、陽極酸化、プラズマ酸化等も適用
可能である。本発明を実施する事によつてTFT
の特性が大巾に向上するので、この応用範囲は、
表示画素のスイツチングにとどまらず、従来不可
能と考えられていた、マトリツクスアレーの駆動
用トランジスターに適用可能等、広範囲な応用で
出来る等本発明のもたらす効果は大きい。
第１図は従来におけるTFTの１例を示す断面
図であり、第２図ａ〜ｃは、多結晶シリコン薄膜
の膜厚によるTFTの特性変化を示したものであ
る。又第３図ａ〜ｄは本発明を実施したTFTの
１例を工程を追つて示した断面図である。
図であり、第２図ａ〜ｃは、多結晶シリコン薄膜
の膜厚によるTFTの特性変化を示したものであ
る。又第３図ａ〜ｄは本発明を実施したTFTの
１例を工程を追つて示した断面図である。
Claims (1)
- １ 基板上にシリコン薄膜半導体層を形成する工
程、前記シリコン薄膜半導体層を島状に選択的に
形成する工程、前記島状のシリコン薄膜半導体層
上に耐酸化性被膜を形成する工程、前記耐酸化性
被膜をエツチング除去して前記シリコン薄膜半導
体層上の一部を露出する工程、前記シリコン薄膜
半導体層上の露出した一部を熱酸化する工程、前
記熱酸化されたシリコン薄膜半導体層の一部の表
面を除去してゲート酸化膜を形成する工程、前記
ゲート酸化膜上にゲート電極を形成する工程とよ
りなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081124A JPS59205761A (ja) | 1983-05-10 | 1983-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081124A JPS59205761A (ja) | 1983-05-10 | 1983-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205761A JPS59205761A (ja) | 1984-11-21 |
| JPH0534837B2 true JPH0534837B2 (ja) | 1993-05-25 |
Family
ID=13737637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081124A Granted JPS59205761A (ja) | 1983-05-10 | 1983-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205761A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136260A (ja) * | 1983-12-24 | 1985-07-19 | Sony Corp | 電界効果型トランジスタの製造方法 |
| JPH07120805B2 (ja) * | 1987-10-12 | 1995-12-20 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6337232B1 (en) | 1995-06-07 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region |
| TWI291729B (en) | 2001-11-22 | 2007-12-21 | Semiconductor Energy Lab | A semiconductor fabricating apparatus |
| KR100967824B1 (ko) | 2001-11-30 | 2010-07-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제작방법 |
| US7133737B2 (en) | 2001-11-30 | 2006-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer |
| US7214573B2 (en) | 2001-12-11 | 2007-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device that includes patterning sub-islands |
| JP3992976B2 (ja) | 2001-12-21 | 2007-10-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4030758B2 (ja) | 2001-12-28 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891678A (ja) * | 1981-11-27 | 1983-05-31 | Nec Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-05-10 JP JP58081124A patent/JPS59205761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59205761A (ja) | 1984-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5712495A (en) | Semiconductor device including active matrix circuit | |
| US5294555A (en) | Method of manufacturing thin film transistor and active matrix assembly including same | |
| US5864150A (en) | Hybrid polysilicon/amorphous silicon TFT and method of fabrication | |
| JP2666103B2 (ja) | 薄膜半導体装置 | |
| US6136625A (en) | Method of manufacturing an active matrix panel | |
| US5789283A (en) | LDD polysilicon thin film transistor and manufacturing method thereof | |
| US5869362A (en) | Method of manufacturing semiconductor device | |
| US5783843A (en) | Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors | |
| US5429962A (en) | Method for fabricating a liquid crystal display | |
| US6124153A (en) | Method for manufacturing a polysilicon TFT with a variable thickness gate oxide | |
| JP3296975B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US5552614A (en) | Self-aligned thin film transistor with sidewall spacers | |
| US5053354A (en) | Method of fabricating a reverse staggered type silicon thin film transistor | |
| JP2645807B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0534837B2 (ja) | ||
| JP2733909B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH04279064A (ja) | 表示装置の製造方法 | |
| JP3005918B2 (ja) | アクティブマトリクスパネル | |
| US5403755A (en) | Method for fabricating a thin film transistor | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| US6100119A (en) | Thin film transistor and method for fabricating the same | |
| US4979006A (en) | Reverse staggered type silicon thin film transistor | |
| JPH0543095B2 (ja) | ||
| JPH11265000A (ja) | 液晶表示装置およびその製造方法 | |
| JP2653572B2 (ja) | アクティブマトリクス基板の製造方法 |