JPH03142845A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH03142845A JPH03142845A JP1281251A JP28125189A JPH03142845A JP H03142845 A JPH03142845 A JP H03142845A JP 1281251 A JP1281251 A JP 1281251A JP 28125189 A JP28125189 A JP 28125189A JP H03142845 A JPH03142845 A JP H03142845A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- metal layer
- divided
- semiconductor substrate
- semiconductor substrates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
Landscapes
- Junction Field-Effect Transistors (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、マイクロ波、ミリ波帯の高出力増幅器等に用
いられるＰ ＨＳ （Ｐ ｆａｔｅｄ Ｈｅａｔ Ｓ
１ｎｋ）構造の電界効果トランジスタ（ＰＥＴ）に関す
る。
いられるＰ ＨＳ （Ｐ ｆａｔｅｄ Ｈｅａｔ Ｓ
１ｎｋ）構造の電界効果トランジスタ（ＰＥＴ）に関す
る。
〈従来の技術〉
近年、マイクロ波およびミリ波帯の高出力増幅器に使用
されるＦＥＴとして、放熱およびソースインダクタの低
減などの観点から、ＰＨ８構造のものが採用されつつあ
る。
されるＦＥＴとして、放熱およびソースインダクタの低
減などの観点から、ＰＨ８構造のものが採用されつつあ
る。
この種のＰＨＳ構造のＰＥＴとして、従来、第５図に示
すものがある（たとえば、電子情報通信学会論文誌Ｃｖ
ｏｌ、Ｊ６ｇ−ＣＮｏ、１２ ｐ９９１〜９９７参照）
。
すものがある（たとえば、電子情報通信学会論文誌Ｃｖ
ｏｌ、Ｊ６ｇ−ＣＮｏ、１２ ｐ９９１〜９９７参照）
。
このＦＥＴは、厚さが約３０μ−の薄膜の半導体基板ｌ
を備え、この半導体基板ｌの一方面上にＦＥＴ電極部２
、ゲート接続電極部３ａ、３ｂ、 ドレイン接続電極部
４ａ、４ｂがそれぞれ形成され、また、半導体基ｖｉ、
ｌの各電極部２．３ａ、 ３ｂ、 ４ａ、４ｂの形成面
とは反対側の他方面には、この半導体基板１の保護と放
熱（ヒートシンク）を兼ねた厚さ５０〜１００μ烏程度
の金属層５が設けられている。上記のＦＥＴ電極部２は
、ゲート電極、ソース電極、およびドレイン電極（いず
れも図示省略）からなるＦＥＴセル！０が半導体基板！
の長手方向（図中、左右方向）に沿って多数並列配置さ
れている。
を備え、この半導体基板ｌの一方面上にＦＥＴ電極部２
、ゲート接続電極部３ａ、３ｂ、 ドレイン接続電極部
４ａ、４ｂがそれぞれ形成され、また、半導体基ｖｉ、
ｌの各電極部２．３ａ、 ３ｂ、 ４ａ、４ｂの形成面
とは反対側の他方面には、この半導体基板１の保護と放
熱（ヒートシンク）を兼ねた厚さ５０〜１００μ烏程度
の金属層５が設けられている。上記のＦＥＴ電極部２は
、ゲート電極、ソース電極、およびドレイン電極（いず
れも図示省略）からなるＦＥＴセル！０が半導体基板！
の長手方向（図中、左右方向）に沿って多数並列配置さ
れている。
この構成のＦＥＴは、熱伝導性の悪い半導体基板Ｉの厚
さを極めて薄くするとともに、半導体基板ｌの裏面に金
属層５を形成しているので、ＦＥＴ電極部２の付近で発
生する熱が効率良く金属層５から放熱される。そのため
、高出力増幅器の素子として好適であり、しかも、ＦＥ
Ｔセル１０を構成するソース電極を金属層５に接続する
ためのバイアホール等に寄生するインダクタの低減も図
れるため、非常に高い周波数帯域でも使用することがで
きる等の利点を有する。
さを極めて薄くするとともに、半導体基板ｌの裏面に金
属層５を形成しているので、ＦＥＴ電極部２の付近で発
生する熱が効率良く金属層５から放熱される。そのため
、高出力増幅器の素子として好適であり、しかも、ＦＥ
Ｔセル１０を構成するソース電極を金属層５に接続する
ためのバイアホール等に寄生するインダクタの低減も図
れるため、非常に高い周波数帯域でも使用することがで
きる等の利点を有する。
〈発明が解決しようとする課題〉
このようなＰＨＳ構造のＰＥＴを金属ケース等に装着す
る際には、通常、半田付けが使用されるが、このような
半田付けを行う場合、ＰＥＴを約３００℃の高温に加熱
する必要がある。
る際には、通常、半田付けが使用されるが、このような
半田付けを行う場合、ＰＥＴを約３００℃の高温に加熱
する必要がある。
ところが、金属層５の熱膨張係数は半導体基板ｌのそれ
よりも非常に大きいために、第６図に示すように、ＰＥ
Ｔは上方向に反り返る。この場合の反り返りの大きさＱ
は、ＦＥＴの横幅Ｗにほぼ比例する。高出力なＰＥＴは
どＦＥＴセル１０の配列数が多く、したがって横幅Ｗも
大きいから、反り返りｅも大きくなる。
よりも非常に大きいために、第６図に示すように、ＰＥ
Ｔは上方向に反り返る。この場合の反り返りの大きさＱ
は、ＦＥＴの横幅Ｗにほぼ比例する。高出力なＰＥＴは
どＦＥＴセル１０の配列数が多く、したがって横幅Ｗも
大きいから、反り返りｅも大きくなる。
このような大きな反り返りｅがあると、金属層５の裏面
をパッケージのベース基板９に均一に半田８を付けるこ
とができなくなる。すなわち、金属層５の裏面の両端部
の半田付は層の厚さが中央部よりも厚くなったり、場合
によっては隙間が生じてしまう。このような隙間がある
半田付は部分は、高周波信号に対して一種のりアクタン
スとして作用するため、ＰＥＴの電気的特性を損なうこ
とになる。また、ＦＥＴの中央部と両端部とで半田８の
厚さが異なると、各ＦＥＴセル１０の熱抵抗が変化して
ＦＥＴセル１０が均一に動作しなくなり、ＰＥＴの出力
が低下してしまう等の問題がある。
をパッケージのベース基板９に均一に半田８を付けるこ
とができなくなる。すなわち、金属層５の裏面の両端部
の半田付は層の厚さが中央部よりも厚くなったり、場合
によっては隙間が生じてしまう。このような隙間がある
半田付は部分は、高周波信号に対して一種のりアクタン
スとして作用するため、ＰＥＴの電気的特性を損なうこ
とになる。また、ＦＥＴの中央部と両端部とで半田８の
厚さが異なると、各ＦＥＴセル１０の熱抵抗が変化して
ＦＥＴセル１０が均一に動作しなくなり、ＰＥＴの出力
が低下してしまう等の問題がある。
く課題を解決するための手段〉
本発明は、このような事情に鑑みてなされたものであっ
て、ＦＥＴを半田付けによりベース基板９に装着するた
めに高温に加熱する際に、反り返りが極力少なくなるよ
うにするものである。
て、ＦＥＴを半田付けによりベース基板９に装着するた
めに高温に加熱する際に、反り返りが極力少なくなるよ
うにするものである。
そのため、本発明は、半導体基板の一方面にはＦＥＴ電
極部、ゲート接続電極部、ドレイン接続電極部がそれぞ
れ形成され、前記半導体基板の各電極部の形成面とは反
対側の他方面にはヒートシンク用の金属層が設けられ、
かつ、前記ＦＥＴ電極部は、多数のＦＥＴセルを並列配
置して構成されているＰ ＨＳ （Ｐ ｆａｔｅｄ Ｈ
ｅａｔ Ｓ １ｎｋ）構造の電界効果トランジスタにお
いて、半導体基板を前記ＦＥＴセルの配列方向と直交す
る方向に沿って分割したことを特徴としている。
極部、ゲート接続電極部、ドレイン接続電極部がそれぞ
れ形成され、前記半導体基板の各電極部の形成面とは反
対側の他方面にはヒートシンク用の金属層が設けられ、
かつ、前記ＦＥＴ電極部は、多数のＦＥＴセルを並列配
置して構成されているＰ ＨＳ （Ｐ ｆａｔｅｄ Ｈ
ｅａｔ Ｓ １ｎｋ）構造の電界効果トランジスタにお
いて、半導体基板を前記ＦＥＴセルの配列方向と直交す
る方向に沿って分割したことを特徴としている。
く作用〉
上記構成によれば、半導体基板を分割することにより、
この半導体基板の長さが短くなるので、半導体基板と金
属層との熱膨張係数の違いによる伸び量が相対的に少な
くなる。したがって、結果的に、加熱時の反り返りが低
減される。
この半導体基板の長さが短くなるので、半導体基板と金
属層との熱膨張係数の違いによる伸び量が相対的に少な
くなる。したがって、結果的に、加熱時の反り返りが低
減される。
〈実施例〉
第１図（ａ ）はこの実施例のＰＨＳ構造のＰＥＴの正
面図、同図（ｂ ”）はその側面図であり、従来例に対
応する部分には、同一の符号を付す。
面図、同図（ｂ ”）はその側面図であり、従来例に対
応する部分には、同一の符号を付す。
この実施例のＰＨＳ構造のＰＥＴは、金属層５の上面に
設けられた半導体基板１ａ、ｌｂがＰＥＴセルＩＯの配
列方向（本例では左右方向）と直交する方向（上下方向
）に沿って形成された切り溝１１によって２分割されて
いる。このように分割することにより、マイクロ波の伝
播方向に対して切り１１９１１が平行にな′るため、電
流を切ることかない。
設けられた半導体基板１ａ、ｌｂがＰＥＴセルＩＯの配
列方向（本例では左右方向）と直交する方向（上下方向
）に沿って形成された切り溝１１によって２分割されて
いる。このように分割することにより、マイクロ波の伝
播方向に対して切り１１９１１が平行にな′るため、電
流を切ることかない。
したがって、電気的には分割による影響は殆ど生じない
。上記の切り溝１１は、たとえばエツチングやレーザト
リミング等により形成される。なお、同図中２ａ、２ｂ
はＦＥＴ電極部、Ｌａ、３ｂはゲート接続電極部、４ａ
、４ｂはドレイン接続電極部であり、これらの構成は第
５図に示した従来例の場合と同様である。
。上記の切り溝１１は、たとえばエツチングやレーザト
リミング等により形成される。なお、同図中２ａ、２ｂ
はＦＥＴ電極部、Ｌａ、３ｂはゲート接続電極部、４ａ
、４ｂはドレイン接続電極部であり、これらの構成は第
５図に示した従来例の場合と同様である。
第２図はこのＰＥＴを高温に加熱した状態の側面図であ
る。こ′のＰＥＴでは、半導体基板１ａ１ｔｂと金属層
５の熱膨張係数・の違いによる反り返りは、分割された
それぞれの半導体基板１ａ、ｌｂのところで生じる。こ
の場合、個々の半導体基板ｌａ、Ｉｂの横方向（図中、
左右方向）の長さが短いために、反り返りも小さくなる
。また、半導体基板１ａＳ ｌｂが分割されていること
により、金属層５は波状に変形する。したがって、ＦＥ
Ｔの中央部と両端部との反り返りは同じ程度になり、金
属層５の底部はほぼ平坦化される。その結果、このＦＥ
Ｔをパッケージのベース基板９に均一に半田８で付ける
ことが可能となり、熱抵抗の違いによる各ＦＥＴセルｌ
Ｏの不均一動作をも防ぐことができる。
る。こ′のＰＥＴでは、半導体基板１ａ１ｔｂと金属層
５の熱膨張係数・の違いによる反り返りは、分割された
それぞれの半導体基板１ａ、ｌｂのところで生じる。こ
の場合、個々の半導体基板ｌａ、Ｉｂの横方向（図中、
左右方向）の長さが短いために、反り返りも小さくなる
。また、半導体基板１ａＳ ｌｂが分割されていること
により、金属層５は波状に変形する。したがって、ＦＥ
Ｔの中央部と両端部との反り返りは同じ程度になり、金
属層５の底部はほぼ平坦化される。その結果、このＦＥ
Ｔをパッケージのベース基板９に均一に半田８で付ける
ことが可能となり、熱抵抗の違いによる各ＦＥＴセルｌ
Ｏの不均一動作をも防ぐことができる。
なお、上記の実施例では、半導体基板１ａ、ｌｂを２分
割した例を示したが、第３図に示すように、３分割ある
いはそれ以上分割したものであってもよい。また、第４
図に示すように、ＦＥＴのゲート接続電極部３ａ、３ｂ
には、インピーダンス変成を兼ねた電力配分回路６ａ、
６ｂを、また、ドレイン接続電極部４ａ、４ｂにはイン
ピーダンス変成を兼ねた電力合成回路７ａ、７ｂをそれ
ぞれ接続した構成のものに対しても本発明を適用するこ
とができる。
割した例を示したが、第３図に示すように、３分割ある
いはそれ以上分割したものであってもよい。また、第４
図に示すように、ＦＥＴのゲート接続電極部３ａ、３ｂ
には、インピーダンス変成を兼ねた電力配分回路６ａ、
６ｂを、また、ドレイン接続電極部４ａ、４ｂにはイン
ピーダンス変成を兼ねた電力合成回路７ａ、７ｂをそれ
ぞれ接続した構成のものに対しても本発明を適用するこ
とができる。
〈発明の効果〉
本発明によれば、半導体基板の分割による電気的影響を
極力少なくしつつ、ＦＥＴを高温に加熱した場合の反り
返りを小さくすることができる。
極力少なくしつつ、ＦＥＴを高温に加熱した場合の反り
返りを小さくすることができる。
このため、ＦＥＴをパッケージ等に半田付けで装着する
場合に、Ｆ’ＥＴの裏面を均一に半田付けすることがで
き、各ＦＥＴセルの熱抵抗をほぼ一定にできるため、各
ＦＥＴセルを均一動作させることができる。このため、
高出力化が図れるようになる等の優れた効果が発揮され
る。
場合に、Ｆ’ＥＴの裏面を均一に半田付けすることがで
き、各ＦＥＴセルの熱抵抗をほぼ一定にできるため、各
ＦＥＴセルを均一動作させることができる。このため、
高出力化が図れるようになる等の優れた効果が発揮され
る。
第１図ないし第４図は本発明の実施例を示すもので、第
１図（ａ ）はＰ）（Ｓ構造のＦＥＴの正面図、同図（
ｂ ）はその側面図、第２図は第１図のＦ’ＥＴを高温
に加熱した場合の状態を示す側面図、第３図および第４
図は他の実施例のＰＥＴの平面図である。 第５図および第６図は従来例を示し、第５図（ａ）はＰ
Ｈ９構造のＦＥＴの正面図、同図（ｂ ）はその側面図
、第６図は第５図のＦＥＴを高温に加熱した場合の状態
を示す側面図である。 ！、１ ａ、 ｌ ｂ、 １ ｃ−＝半導体基板、
２ａ、２ｂ。 ２ｃｍＰＥＴ電極部、３ａ、 ３ｂ、 ３ｃ・・・ゲー
ト接続電極部、４ａ、４ｂ１４ｃ・・・ドレイン接続電
極部、５・・・金属層、１０・・・ＦＥＴセル、１１・
・・切り溝。
１図（ａ ）はＰ）（Ｓ構造のＦＥＴの正面図、同図（
ｂ ）はその側面図、第２図は第１図のＦ’ＥＴを高温
に加熱した場合の状態を示す側面図、第３図および第４
図は他の実施例のＰＥＴの平面図である。 第５図および第６図は従来例を示し、第５図（ａ）はＰ
Ｈ９構造のＦＥＴの正面図、同図（ｂ ）はその側面図
、第６図は第５図のＦＥＴを高温に加熱した場合の状態
を示す側面図である。 ！、１ ａ、 ｌ ｂ、 １ ｃ−＝半導体基板、
２ａ、２ｂ。 ２ｃｍＰＥＴ電極部、３ａ、 ３ｂ、 ３ｃ・・・ゲー
ト接続電極部、４ａ、４ｂ１４ｃ・・・ドレイン接続電
極部、５・・・金属層、１０・・・ＦＥＴセル、１１・
・・切り溝。
Claims (1)
- （１）半導体基板の一方面にはＦＥＴ電極部、ゲート接
続電極部、ドレイン接続電極部がそれぞれ形成され、前
記半導体基板の各電極部の形成面とは反対側の他方面に
はヒートシンク用の金属層が設けられ、かつ、前記ＦＥ
Ｔ電極部は、多数のＦＥＴセルを並列配置して構成され
ているＰＨＳ（ＰｌａｔｅｄＨｅａｔＳｉｎｋ）構造の
電界効果トランジスタにおいて、 前記半導体基板をＦＥＴセルの配列方向と直交する方向
に沿って分割したことを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281251A JPH03142845A (ja) | 1989-10-27 | 1989-10-27 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281251A JPH03142845A (ja) | 1989-10-27 | 1989-10-27 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142845A true JPH03142845A (ja) | 1991-06-18 |
Family
ID=17636468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281251A Pending JPH03142845A (ja) | 1989-10-27 | 1989-10-27 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945706A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6092668A (ja) * | 1983-10-27 | 1985-05-24 | Nec Corp | 高出力トランジスタ |
| JPS63140556A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-10-27 JP JP1281251A patent/JPH03142845A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6092668A (ja) * | 1983-10-27 | 1985-05-24 | Nec Corp | 高出力トランジスタ |
| JPS63140556A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945706A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体装置 |
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