JPH0945706A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0945706A JPH0945706A JP7193705A JP19370595A JPH0945706A JP H0945706 A JPH0945706 A JP H0945706A JP 7193705 A JP7193705 A JP 7193705A JP 19370595 A JP19370595 A JP 19370595A JP H0945706 A JPH0945706 A JP H0945706A
- Authority
- JP
- Japan
- Prior art keywords
- finger
- semiconductor device
- phs
- gaas substrate
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
Landscapes
- Junction Field-Effect Transistors (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】ＰＨＳを有する半導体装置において、信頼性を
損なうことなく、組立時の応力を低減させ組立後の半導
体基板の湾曲を低減する。 【解決手段】ＦＥＴチップの単位セル３の境界領域でＧ
ａＡｓ基板を分割する。このような構造にすることで組
立時に加熱した際のＧａＡｓ基板とＰＨＳとの間の熱膨
張率の差に起因するＧａＡｓ基板の湾曲を低減すること
ができる。
損なうことなく、組立時の応力を低減させ組立後の半導
体基板の湾曲を低減する。 【解決手段】ＦＥＴチップの単位セル３の境界領域でＧ
ａＡｓ基板を分割する。このような構造にすることで組
立時に加熱した際のＧａＡｓ基板とＰＨＳとの間の熱膨
張率の差に起因するＧａＡｓ基板の湾曲を低減すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＰＨＳ（プレーテッド・ヒートシンク）をＦＥ
Ｔチップに備えた電界効果トランジスタに関する。
し、特にＰＨＳ（プレーテッド・ヒートシンク）をＦＥ
Ｔチップに備えた電界効果トランジスタに関する。
【０００２】
【従来の技術】このような電界効果トランジスタ（ＦＥ
Ｔ）の一例として高出力ＧａＡｓＦＥＴをあげて説明す
る。
Ｔ）の一例として高出力ＧａＡｓＦＥＴをあげて説明す
る。
【０００３】図８は従来のＧａＡｓ基板の裏面の金めっ
き層からなるＰＨＳ（プレーテッド・ヒートシンク）を
設けた従来の高出力ＧａＡｓＦＥＴの平面図、図９は図
８のＸ−Ｘ線断面図である。ここでは単位セル３（２点
鎖線で囲って表示）を４個並列に配置してＦＥＴチップ
を構成している。単位セル３はゲート電極、ドレイン電
極、ソース電極を有し、これらの電極は表面部にイオン
注入法などにより形成された能動領域２上ではそれぞれ
フィンガ状ゲート電極Ｇｆ、フィンガ状ドレイン電極Ｄ
ｆ、フィンガ状ソース電極Ｆｆをもつ櫛形の形状をして
いる。隣接する２つの単位セルはそれぞれのソース電極
Ｓが連結することにより接続される。
き層からなるＰＨＳ（プレーテッド・ヒートシンク）を
設けた従来の高出力ＧａＡｓＦＥＴの平面図、図９は図
８のＸ−Ｘ線断面図である。ここでは単位セル３（２点
鎖線で囲って表示）を４個並列に配置してＦＥＴチップ
を構成している。単位セル３はゲート電極、ドレイン電
極、ソース電極を有し、これらの電極は表面部にイオン
注入法などにより形成された能動領域２上ではそれぞれ
フィンガ状ゲート電極Ｇｆ、フィンガ状ドレイン電極Ｄ
ｆ、フィンガ状ソース電極Ｆｆをもつ櫛形の形状をして
いる。隣接する２つの単位セルはそれぞれのソース電極
Ｓが連結することにより接続される。
【０００４】同様な構造は単位セル１個相当分のチップ
を複数個集めて構成されるマルチチップデバイスでも実
現できるが、この場合各チップ間の位置ずれやチップ間
を接続する場合のボンディングワイヤの形状の違いなど
により信号の位相が各チップ（セル）間でずれるなど高
周波特性を劣化させる要因が多く、また組立工程でのコ
スト増加ともあわせて実用的ではない。
を複数個集めて構成されるマルチチップデバイスでも実
現できるが、この場合各チップ間の位置ずれやチップ間
を接続する場合のボンディングワイヤの形状の違いなど
により信号の位相が各チップ（セル）間でずれるなど高
周波特性を劣化させる要因が多く、また組立工程でのコ
スト増加ともあわせて実用的ではない。
【０００５】熱抵抗を低減するためにＦＥＴチップを構
成するＧａＡｓ基板１の厚さは３０〜５０μｍ程度に
し、さらにチップの強度を保つため金めっきＰＨＳ５の
厚さは１０〜３０μｍにする必要がある。
成するＧａＡｓ基板１の厚さは３０〜５０μｍ程度に
し、さらにチップの強度を保つため金めっきＰＨＳ５の
厚さは１０〜３０μｍにする必要がある。
【０００６】このようなＦＥＴチップを図１０に示すよ
うに、パッケージ２００に組み込む際、はんだ１００の
融点以上に加熱するが、ＦＥＴチップのＧａＡｓ基板１
とＰＨＳ５とで熱膨張係数に差があるため、冷却して固
着したＦＥＴチップは熱膨張によるストレスによって湾
曲され、ボンディング不良等の発生する頻度が高くなり
ＦＥＴの組立性を悪くする。
うに、パッケージ２００に組み込む際、はんだ１００の
融点以上に加熱するが、ＦＥＴチップのＧａＡｓ基板１
とＰＨＳ５とで熱膨張係数に差があるため、冷却して固
着したＦＥＴチップは熱膨張によるストレスによって湾
曲され、ボンディング不良等の発生する頻度が高くなり
ＦＥＴの組立性を悪くする。
【０００７】このような問題を改善するために特開昭６
３−１３１５５５号公報において図１１，図１２に示す
構造が提案されている。すなわち、一定間隔で設けられ
たスリット７−１，７−２，…によって複数個のＰＨＳ
５−１，５−２，…に分離されている。このような構造
にすることで、パッケージに組み込む際の熱膨張率によ
る変形が抑制され、組立性を改善することができる。
３−１３１５５５号公報において図１１，図１２に示す
構造が提案されている。すなわち、一定間隔で設けられ
たスリット７−１，７−２，…によって複数個のＰＨＳ
５−１，５−２，…に分離されている。このような構造
にすることで、パッケージに組み込む際の熱膨張率によ
る変形が抑制され、組立性を改善することができる。
【０００８】
【発明が解決しようとする課題】ところで前述したよう
に単純にＰＨＳがスリットにより分離されているだけで
は、ＦＥＴチップを図１３に示すように、パッケージ２
００に組み込んだ際には波打った形状になる。スリット
のない部分ではＧａＡｓ基板１とＰＨＳの２層構造とな
り熱膨張係数の差により局所的な湾曲が生じる。しかし
スリットの部分は表面の電極層が薄くて無視できるとす
ると、ＧａＡｓ基板１だけの１層構造であり、このよう
な熱膨張係数の差による湾曲は生じない。のみならずこ
の部分はＰＨＳがなく機械的強度が弱くなっているた
め、機械的にチップを押さえつけようとする力や溶融し
たはんだによる表面張力などによりチップ全体として湾
曲は生じないが、スリット部分のＧａＡｓ基板がスリッ
トのない部分に比べて反対方向に、非常に小さな曲率半
径で湾曲する。一般に薄膜の変形時の薄膜表面の応力は
その曲率半径に反比例し、膜厚に比例するため、局所的
にはＧａＡｓ基板に非常に大きな応力が集中する。具体
的にはＧａＡｓ基板の厚さを３０μｍ、ＰＨＳの厚さを
１５μｍとし、スリットの幅をスリットピッチの１０分
の１程度とすると約５００ＭＰａの応力が生じる。
に単純にＰＨＳがスリットにより分離されているだけで
は、ＦＥＴチップを図１３に示すように、パッケージ２
００に組み込んだ際には波打った形状になる。スリット
のない部分ではＧａＡｓ基板１とＰＨＳの２層構造とな
り熱膨張係数の差により局所的な湾曲が生じる。しかし
スリットの部分は表面の電極層が薄くて無視できるとす
ると、ＧａＡｓ基板１だけの１層構造であり、このよう
な熱膨張係数の差による湾曲は生じない。のみならずこ
の部分はＰＨＳがなく機械的強度が弱くなっているた
め、機械的にチップを押さえつけようとする力や溶融し
たはんだによる表面張力などによりチップ全体として湾
曲は生じないが、スリット部分のＧａＡｓ基板がスリッ
トのない部分に比べて反対方向に、非常に小さな曲率半
径で湾曲する。一般に薄膜の変形時の薄膜表面の応力は
その曲率半径に反比例し、膜厚に比例するため、局所的
にはＧａＡｓ基板に非常に大きな応力が集中する。具体
的にはＧａＡｓ基板の厚さを３０μｍ、ＰＨＳの厚さを
１５μｍとし、スリットの幅をスリットピッチの１０分
の１程度とすると約５００ＭＰａの応力が生じる。
【０００９】一方、ＧａＡｓ基板に３００ＭＰａ程度の
応力が生じた場合、ＦＥＴ動作時の温度上昇により、す
べり転移が発生し、運動することが知られている。この
転移はＦＥＴ動作時のイオン衝突現象による増殖ともあ
いまってＦＥＴの出力低下を招き、ＦＥＴの信頼性を低
下させるという問題がある。
応力が生じた場合、ＦＥＴ動作時の温度上昇により、す
べり転移が発生し、運動することが知られている。この
転移はＦＥＴ動作時のイオン衝突現象による増殖ともあ
いまってＦＥＴの出力低下を招き、ＦＥＴの信頼性を低
下させるという問題がある。
【００１０】従って本発明の目的は応力による信頼性の
低下を防止できる半導体装置を提供することにある。
低下を防止できる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主表面部の能動領域を選択的に被覆する
フィンガ状ゲート電極、前記フィンガ状ゲート電極を挟
んで前記能動領域をそれぞれ選択的に被覆するフィンガ
状ソース電極及びフィンガ状ドレイン電極の組が複数個
並列に互いに隣接する前記フィンガ状ソース電極及びフ
ィンガ状ドレイン電極を共有して配置されてなる単位セ
ルを有し、前記単位セルが複数個並列に互いに隣接する
前記単位セルのフィンガ状ソース電極を連結するソース
電極連結部を有して配置され、前記半導体基板の前記一
主表面と対向する裏面に形成されたプレーテッド・ヒー
トシンク（ＰＨＳ）が設けられてなる半導体装置におい
て、前記半導体基板が前記単位セル毎に分離されている
というものである。
半導体基板の一主表面部の能動領域を選択的に被覆する
フィンガ状ゲート電極、前記フィンガ状ゲート電極を挟
んで前記能動領域をそれぞれ選択的に被覆するフィンガ
状ソース電極及びフィンガ状ドレイン電極の組が複数個
並列に互いに隣接する前記フィンガ状ソース電極及びフ
ィンガ状ドレイン電極を共有して配置されてなる単位セ
ルを有し、前記単位セルが複数個並列に互いに隣接する
前記単位セルのフィンガ状ソース電極を連結するソース
電極連結部を有して配置され、前記半導体基板の前記一
主表面と対向する裏面に形成されたプレーテッド・ヒー
トシンク（ＰＨＳ）が設けられてなる半導体装置におい
て、前記半導体基板が前記単位セル毎に分離されている
というものである。
【００１２】この場合、ＰＨＳを分離部でソース電極連
結部に接続することができる。
結部に接続することができる。
【００１３】また、フィンガ状ゲート電極、フィンガ状
ソース電極及びフィンガ状ドレイン電極を覆って絶縁性
樹脂膜が設けることができる。
ソース電極及びフィンガ状ドレイン電極を覆って絶縁性
樹脂膜が設けることができる。
【００１４】更に、ＰＨＳを単位セル毎に分離すること
ができる。
ができる。
【００１５】半導体基板が単位セル毎に分離されている
ので、半導体基板とＰＨＳとの間の熱膨張係数の差によ
る湾曲が少ない。
ので、半導体基板とＰＨＳとの間の熱膨張係数の差によ
る湾曲が少ない。
【００１６】
【発明の実施の形態】図１は本発明の第１の実施例の形
態を示すＦＥＴチップの平面図，図２は図１のＸ−Ｘ線
断面図である。
態を示すＦＥＴチップの平面図，図２は図１のＸ−Ｘ線
断面図である。
【００１７】本実施の形態は、ＧａＡｓ基板の一主表面
部の能動領域２を選択的に被覆するフィンガ状ゲート電
極Ｇｆ，フィンガ状ゲート電極Ｇｆを挟んで能動領域２
をそれぞれ選択的に被覆するフィンガ状ソース電極Ｓｆ
及びフィンガ状ドレイン電極Ｄｆの組が６個並列に互い
に隣接するフィンガ状ソース電極Ｓｆ及びフィンガ状ド
レイン電極Ｄｆを共有して配置されてなる単位セル３を
有し、単位セル３が４個並列に互いに隣接する前記単位
セルのフィンガ状ソース電極Ｓｆを連結するソース電極
連結部Ｓｃを有して配置され、ＧａＡｓ基板の前述の一
主表面と対向する裏面に形成されたＰＨＳが設けられて
なる半導体装置において、ＧａＡｓ基板が単位セル３毎
に分離されているというものである。ＧａＡｓ基板は３
つのスリット７Ａ−１，７Ａ−２，７Ａ−３により４つ
の部分１−１，１−２，１−３，１−４に分離されてい
る。
部の能動領域２を選択的に被覆するフィンガ状ゲート電
極Ｇｆ，フィンガ状ゲート電極Ｇｆを挟んで能動領域２
をそれぞれ選択的に被覆するフィンガ状ソース電極Ｓｆ
及びフィンガ状ドレイン電極Ｄｆの組が６個並列に互い
に隣接するフィンガ状ソース電極Ｓｆ及びフィンガ状ド
レイン電極Ｄｆを共有して配置されてなる単位セル３を
有し、単位セル３が４個並列に互いに隣接する前記単位
セルのフィンガ状ソース電極Ｓｆを連結するソース電極
連結部Ｓｃを有して配置され、ＧａＡｓ基板の前述の一
主表面と対向する裏面に形成されたＰＨＳが設けられて
なる半導体装置において、ＧａＡｓ基板が単位セル３毎
に分離されているというものである。ＧａＡｓ基板は３
つのスリット７Ａ−１，７Ａ−２，７Ａ−３により４つ
の部分１−１，１−２，１−３，１−４に分離されてい
る。
【００１８】ゲート電極は、単位セル毎に６個のフィン
ガ状ゲート電極Ｇｆ、これらを接続するゲートバーＧｂ
及びゲートバーに接続するゲートパッドＧｐとで構成さ
れている。各単位セルのゲートパッドは図示しないボン
ディングワイヤによりパッケージの外部ゲート端子に接
続される。同様に、ドレイン電極は、単位セル毎に３個
のフィンガ状ドレイン電極Ｄｆ、これらを接続するドレ
インバーＤｂ及びドレインバーに接続するドレインパッ
ドＤｐとで構成されている。各単位セルのドレインパッ
ドは図示しないボンディングワイヤによりパッケージの
外部ドレイン端子に接続される。
ガ状ゲート電極Ｇｆ、これらを接続するゲートバーＧｂ
及びゲートバーに接続するゲートパッドＧｐとで構成さ
れている。各単位セルのゲートパッドは図示しないボン
ディングワイヤによりパッケージの外部ゲート端子に接
続される。同様に、ドレイン電極は、単位セル毎に３個
のフィンガ状ドレイン電極Ｄｆ、これらを接続するドレ
インバーＤｂ及びドレインバーに接続するドレインパッ
ドＤｐとで構成されている。各単位セルのドレインパッ
ドは図示しないボンディングワイヤによりパッケージの
外部ドレイン端子に接続される。
【００１９】ソース電極は、単位セル毎に４個のフィン
ガ状ソース電極Ｓｆ（そのうちの１個もしくは２個は隣
接する単位セルのフィンガ状ソース電極とともにソース
電極連結部Ｓｃを兼ねている）、２個のソースパッドＳ
ｐ及びソースバーＳｂとを有している。
ガ状ソース電極Ｓｆ（そのうちの１個もしくは２個は隣
接する単位セルのフィンガ状ソース電極とともにソース
電極連結部Ｓｃを兼ねている）、２個のソースパッドＳ
ｐ及びソースバーＳｂとを有している。
【００２０】能動領域２は、イオン注入法などにより形
成された絶縁領域で囲まれている。絶縁領域及び能動領
域の一部の表面はＳｉＯ2 膜４で被覆されている。フィ
ンガ状ソース電極Ｓｆ及びフィンガ状ドレイン領域Ｄｆ
はＳｉＯ2 膜４に設けられた図示しないコンタクト孔部
で能動領域に接触している。
成された絶縁領域で囲まれている。絶縁領域及び能動領
域の一部の表面はＳｉＯ2 膜４で被覆されている。フィ
ンガ状ソース電極Ｓｆ及びフィンガ状ドレイン領域Ｄｆ
はＳｉＯ2 膜４に設けられた図示しないコンタクト孔部
で能動領域に接触している。
【００２１】ソース電極連結部ＳｃはＳｉＯ2 膜に設け
られたコンタクト孔ＣによりＰＨＳ５Ａに接続される。
又、ソースパッドＳｐはバイアホール６によりＰＨＳ５
Ａに接続される。
られたコンタクト孔ＣによりＰＨＳ５Ａに接続される。
又、ソースパッドＳｐはバイアホール６によりＰＨＳ５
Ａに接続される。
【００２２】次に、本実施の形態の製造方法について説
明する。
明する。
【００２３】図３（ａ）〜（ｆ）は、この製造方法につ
いて説明するため工程順に配列した概略断面図である。
いて説明するため工程順に配列した概略断面図である。
【００２４】図３（ａ）に示すように、ウェーハ状のＧ
ａＡｓ基板１ａの主表面にゲート電極，ソース電極及び
ドレイン電極などを形成し、次に図示しないカバー絶縁
膜を形成し各パッド上に開口を設けたのち、図３（ｂ）
に示すように、ガラス板８にワックス９により貼付け
る。次に、図３（ｃ）に示すように、厚さ３０〜５０μ
ｍのＧａＡｓ基板１ｂとなるまで研磨する。次に、リソ
グラフィー技術を利用してＧａＡｓ基板１ｂをエッチン
グして、図３（ｄ）に示すように、幅約１００μｍのス
リット７Ａ−１，７Ａ−２，７Ａ−３（図３（ｄ）には
代表として７Ａ−１のみを図示）バイアホール及びスク
ライブ溝１０を形成する。次に、Ｔｉ膜及びＡｕ膜をそ
れぞれスパッタ法により形成してめっき用給電膜を設け
た後、図３（ｄ）に示すように、スクライブ溝１０をフ
ォトレジスト膜１１で埋めたのちＡｕめっきを行ない厚
さ約５０μｍのＰＨＳ５Ａを形成する。フォトレジスト
膜１１を除去し、スクライブ溝部のめっき用給電膜をミ
リングし、ワックス９を除去することにより３μｍ×１
μｍ角程度のＦＥＴチップ１２を得る。１３はこの個片
化処理による屑である。
ａＡｓ基板１ａの主表面にゲート電極，ソース電極及び
ドレイン電極などを形成し、次に図示しないカバー絶縁
膜を形成し各パッド上に開口を設けたのち、図３（ｂ）
に示すように、ガラス板８にワックス９により貼付け
る。次に、図３（ｃ）に示すように、厚さ３０〜５０μ
ｍのＧａＡｓ基板１ｂとなるまで研磨する。次に、リソ
グラフィー技術を利用してＧａＡｓ基板１ｂをエッチン
グして、図３（ｄ）に示すように、幅約１００μｍのス
リット７Ａ−１，７Ａ−２，７Ａ−３（図３（ｄ）には
代表として７Ａ−１のみを図示）バイアホール及びスク
ライブ溝１０を形成する。次に、Ｔｉ膜及びＡｕ膜をそ
れぞれスパッタ法により形成してめっき用給電膜を設け
た後、図３（ｄ）に示すように、スクライブ溝１０をフ
ォトレジスト膜１１で埋めたのちＡｕめっきを行ない厚
さ約５０μｍのＰＨＳ５Ａを形成する。フォトレジスト
膜１１を除去し、スクライブ溝部のめっき用給電膜をミ
リングし、ワックス９を除去することにより３μｍ×１
μｍ角程度のＦＥＴチップ１２を得る。１３はこの個片
化処理による屑である。
【００２５】このようにして、ＦＥＴチップを単位セル
毎に分割することができるが、分割時はウェーハ状態で
ガラス基板に貼付けられているし、個片化後はソース電
極、カバー膜及びＰＨＳで一体化されているので、単位
セル間の距離は殆んど変動せず、マルチチップデバイス
の前述した欠点は有していない。
毎に分割することができるが、分割時はウェーハ状態で
ガラス基板に貼付けられているし、個片化後はソース電
極、カバー膜及びＰＨＳで一体化されているので、単位
セル間の距離は殆んど変動せず、マルチチップデバイス
の前述した欠点は有していない。
【００２６】図４に示されるようにこのＦＥＴチップ
は、はんだ１００でパッケージ２００内に固着して組み
込まれるが、その時の加熱によってＧａＡｓ基板１とＰ
ＨＳ５Ａの２層構造を成す部分では従来例と同様に熱膨
張係数の差により湾曲する。しかしながらＧａＡｓ基板
が分割されているためＧａＡｓ基板のない部分では、表
面の電極層（Ｓｐ等，厚さは１μｍ前後）が薄くて無視
できるとすると、ＰＨＳのみの１層構造となり、このよ
うな熱膨張係数の差による湾曲は生じない。
は、はんだ１００でパッケージ２００内に固着して組み
込まれるが、その時の加熱によってＧａＡｓ基板１とＰ
ＨＳ５Ａの２層構造を成す部分では従来例と同様に熱膨
張係数の差により湾曲する。しかしながらＧａＡｓ基板
が分割されているためＧａＡｓ基板のない部分では、表
面の電極層（Ｓｐ等，厚さは１μｍ前後）が薄くて無視
できるとすると、ＰＨＳのみの１層構造となり、このよ
うな熱膨張係数の差による湾曲は生じない。
【００２７】さらにこの部分はＧａＡｓ基板がなく機械
的強度が弱くなっているため、機械的にチップを押さえ
つけようとする力や溶融したはんだによる表面張力など
によりＧａＡｓ基板がある部分に比べて反対方向に、非
常に小さな局率半径で湾曲する。すなわち局所的にはＰ
ＨＳに非常に大きな応力が集中する。すなわち、応力集
中はＰＨＳに起こり、ＧａＡｓ基板に応力集中は生じな
い。従って応力に起因するすべり転移の発生、増殖は抑
制され、信頼性の低下は防止される。
的強度が弱くなっているため、機械的にチップを押さえ
つけようとする力や溶融したはんだによる表面張力など
によりＧａＡｓ基板がある部分に比べて反対方向に、非
常に小さな局率半径で湾曲する。すなわち局所的にはＰ
ＨＳに非常に大きな応力が集中する。すなわち、応力集
中はＰＨＳに起こり、ＧａＡｓ基板に応力集中は生じな
い。従って応力に起因するすべり転移の発生、増殖は抑
制され、信頼性の低下は防止される。
【００２８】図５は本発明の第２の実施の形態について
説明するためのＦＥＴチップの平面図、図６は図５のＸ
−Ｘ線断面図である。ＦＥＴチップの電極パターンは第
１の実施例の形態と同様である。
説明するためのＦＥＴチップの平面図、図６は図５のＸ
−Ｘ線断面図である。ＦＥＴチップの電極パターンは第
１の実施例の形態と同様である。
【００２９】ここでＧａＡｓ基板は選択金めっきにより
単位セルの境界線上のスリット７Ａ−１〜７Ａ−３によ
り４つの部分１−１〜１−４に分割されている。同様に
ＰＨＳも５−１〜５−４の４つに分割されている。この
ため表面には強度の補強のためポリイミドなどの絶縁性
樹脂膜１４を設けている。
単位セルの境界線上のスリット７Ａ−１〜７Ａ−３によ
り４つの部分１−１〜１−４に分割されている。同様に
ＰＨＳも５−１〜５−４の４つに分割されている。この
ため表面には強度の補強のためポリイミドなどの絶縁性
樹脂膜１４を設けている。
【００３０】絶縁性樹脂膜１４およびその下にあるカバ
ー膜（図示しない）にはボンディング用の開口１５が設
けられている。ソース電極，カバー膜及び絶縁膜性樹脂
とにより、ＦＥＴチップは一体化されている。
ー膜（図示しない）にはボンディング用の開口１５が設
けられている。ソース電極，カバー膜及び絶縁膜性樹脂
とにより、ＦＥＴチップは一体化されている。
【００３１】本実施の形態の製造方法は、ゲート電極等
を形成し、絶縁性樹脂膜１４を形成し、開口１５を形成
したのちガラス板に貼付け、裏面研磨を行ないバイアホ
ール６のための開口を行ない、ＰＨＳ５−１〜５−４を
形成するとともにこの開口部にＡｕ膜等を形成し、ＰＨ
Ｓ５−１〜５−４をマスクとしてエッチングを行ないス
リット７Ａ−１〜７Ａ−３及びスクライブ溝を形成する
ことによりＦＥＴチップへの個片化を行なう。
を形成し、絶縁性樹脂膜１４を形成し、開口１５を形成
したのちガラス板に貼付け、裏面研磨を行ないバイアホ
ール６のための開口を行ない、ＰＨＳ５−１〜５−４を
形成するとともにこの開口部にＡｕ膜等を形成し、ＰＨ
Ｓ５−１〜５−４をマスクとしてエッチングを行ないス
リット７Ａ−１〜７Ａ−３及びスクライブ溝を形成する
ことによりＦＥＴチップへの個片化を行なう。
【００３２】図７に示されるようにＦＥＴチップは、は
んだ１００でパッケージ２００内に固着して組み込まれ
るが、その時の加熱によってＧａＡｓ基板とＰＨＳの２
層構造を成す部分では従来例と同様に熱膨張係数の差に
より湾曲する。しかしながらＧａＡｓ基板とＰＨＳが分
割されているためＧａＡｓ基板とＰＨＳ層のない部分で
は表面の電極層（約１μｍ）が薄くて無視できるとする
と、絶縁性樹脂膜１４のみの構造となり、このような熱
膨張係数の差により湾曲が生じない。
んだ１００でパッケージ２００内に固着して組み込まれ
るが、その時の加熱によってＧａＡｓ基板とＰＨＳの２
層構造を成す部分では従来例と同様に熱膨張係数の差に
より湾曲する。しかしながらＧａＡｓ基板とＰＨＳが分
割されているためＧａＡｓ基板とＰＨＳ層のない部分で
は表面の電極層（約１μｍ）が薄くて無視できるとする
と、絶縁性樹脂膜１４のみの構造となり、このような熱
膨張係数の差により湾曲が生じない。
【００３３】さらにこの部分はＧａＡｓ基板とＰＨＳが
なく機械的強度が弱くなっているため、機械的にチップ
を押さえつけようとする力や溶融したはんだによる表面
張力などによりＧａＡｓ基板がある部分に比べて反対方
向に、非常に小さな曲率半径で湾曲する。すなわち局所
的には絶縁性の樹脂膜に非常に大きな応力が集中する。
すなわち、応力集中は絶縁性樹脂膜に起こり、ＧａＡｓ
基板に応力集中に生じない。従って応力に起因するすべ
り転移の発生、増殖は抑制され、信頼性の低下は防止さ
れる。
なく機械的強度が弱くなっているため、機械的にチップ
を押さえつけようとする力や溶融したはんだによる表面
張力などによりＧａＡｓ基板がある部分に比べて反対方
向に、非常に小さな曲率半径で湾曲する。すなわち局所
的には絶縁性の樹脂膜に非常に大きな応力が集中する。
すなわち、応力集中は絶縁性樹脂膜に起こり、ＧａＡｓ
基板に応力集中に生じない。従って応力に起因するすべ
り転移の発生、増殖は抑制され、信頼性の低下は防止さ
れる。
【００３４】第１の実施の形態ではソース電極とＰＨＳ
層を接続するバイアホール埋め込みと同時にＰＨＳを形
成するような場合に、金めっき層を厚く付けるか、ある
いはパルスめっきなどの手法により埋め込み性を良くす
るとＧａＡｓ基板の分割部分をＰＨＳ層がほとんど埋め
込んでしまうことが想定され、その時はＰＨＳ層は機械
的強度があながちに弱いとはいえず、応力はＧａＡｓ側
にも分散する可能性がある。しかし本第２の実施の形態
ではＧａＡｓ基板とＰＨＳとがともに分割されているの
で、そのような問題は生じない。
層を接続するバイアホール埋め込みと同時にＰＨＳを形
成するような場合に、金めっき層を厚く付けるか、ある
いはパルスめっきなどの手法により埋め込み性を良くす
るとＧａＡｓ基板の分割部分をＰＨＳ層がほとんど埋め
込んでしまうことが想定され、その時はＰＨＳ層は機械
的強度があながちに弱いとはいえず、応力はＧａＡｓ側
にも分散する可能性がある。しかし本第２の実施の形態
ではＧａＡｓ基板とＰＨＳとがともに分割されているの
で、そのような問題は生じない。
【００３５】なお、絶縁性樹脂膜はポリイミドに限ら
ず、樹脂封止半導体装置の封止材として使用されている
エポキシ樹脂などを使用することができる。
ず、樹脂封止半導体装置の封止材として使用されている
エポキシ樹脂などを使用することができる。
【００３６】また、本発明では半導体基板もＧａＡｓ基
板に限らず、ＩｎＰなどの化合物半導体などを使用する
ことができる。
板に限らず、ＩｎＰなどの化合物半導体などを使用する
ことができる。
【００３７】
【発明の効果】以上説明したように、本発明はＦＥＴチ
ップを単位セル毎に分離しているので組立時の半導体基
板の変形及び応力集中を避けてＦＥＴの信頼性の低下を
防ぐことができるという効果がある。
ップを単位セル毎に分離しているので組立時の半導体基
板の変形及び応力集中を避けてＦＥＴの信頼性の低下を
防ぐことができるという効果がある。
【図１】本発明の第１の実施の形態を示すＦＥＴチップ
の平面図である。
の平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】第１の実施の形態の製造方法について説明する
ための（ａ）〜（ｆ）に分図して示す断面図である。
ための（ａ）〜（ｆ）に分図して示す断面図である。
【図４】第１の実施の形態について説明するための断面
図である。
図である。
【図５】本発明の第２の実施の形態を示すＦＥＴチップ
の平面図である。
の平面図である。
【図６】図５のＸ−Ｘ線平面図である。
【図７】第２の実施の形態について説明するための断面
図である。
図である。
【図８】第１の従来例を示すＦＥＴチップの平面図であ
る。
る。
【図９】図８のＸ−Ｘ線断面図である。
【図１０】第１の従来例について説明するための断面図
である。
である。
【図１１】第２の従来例を示すＦＥＴチップの平面図で
ある。
ある。
【図１２】図１１のＸ−Ｘ線断面図である。
【図１３】第２の従来例について説明するための断面図
である。
である。
１，１ａ，１ｂ，１−１，１−２，１−３，１−４
ＧａＡｓ基板 ２ 能動領域 ３ 単位セル ４ ＳｉＯ2 膜 ５，５Ａ，５−１，５−２，５−３，５−４ ＰＨＳ
（プレーテッド・ヒートシンク） ６ バイアホール ７−１，７Ａ−１，７−２，７Ａ−２，７−３，７Ａ−
３ スリット ８ ガラス基板 ９ ワックス １０ スクライブ溝 １１ フォトレジスト膜 １２ ＦＥＴチップ １３ 屑 １４ 絶縁性樹脂膜 １５ 開口 １００ はんだ ２００ パッケージ Ｃ 開口 Ｄｂ ドレインバー Ｄｆ フィンガ状ドレイン電極 Ｄｐ ドレインパッド Ｇｂ ゲートバー Ｇｆ フィンガ状ゲート電極 Ｇｐ ゲートパッド Ｓｂ ソースバー Ｓｃ ソース電極連結部 Ｓｆ フィンガ状ソース電極 Ｓｐ ソースパッド
ＧａＡｓ基板 ２ 能動領域 ３ 単位セル ４ ＳｉＯ2 膜 ５，５Ａ，５−１，５−２，５−３，５−４ ＰＨＳ
（プレーテッド・ヒートシンク） ６ バイアホール ７−１，７Ａ−１，７−２，７Ａ−２，７−３，７Ａ−
３ スリット ８ ガラス基板 ９ ワックス １０ スクライブ溝 １１ フォトレジスト膜 １２ ＦＥＴチップ １３ 屑 １４ 絶縁性樹脂膜 １５ 開口 １００ はんだ ２００ パッケージ Ｃ 開口 Ｄｂ ドレインバー Ｄｆ フィンガ状ドレイン電極 Ｄｐ ドレインパッド Ｇｂ ゲートバー Ｇｆ フィンガ状ゲート電極 Ｇｐ ゲートパッド Ｓｂ ソースバー Ｓｃ ソース電極連結部 Ｓｆ フィンガ状ソース電極 Ｓｐ ソースパッド
Claims (5)
- 【請求項１】 半導体基板の一主表面部の能動領域を選
択的に被覆するフィンガ状ゲート電極、前記フィンガ状
ゲート電極を挟んで前記能動領域をそれぞれ選択的に被
覆するフィンガ状ソース電極及びフィンガ状ドレイン電
極の組が複数個並列に互いに隣接する前記フィンガ状ソ
ース電極及びフィンガ状ドレイン電極を共有して配置さ
れてなる単位セルを有し、前記単位セルが複数個並列に
互いに隣接する前記単位セルのフィンガ状ソース電極を
連結するソース電極連結部を有して配置され、前記半導
体基板の前記一主表面と対向する裏面に形成されたプレ
ーテッド・ヒートシンクが設けられてなる半導体装置に
おいて、前記半導体基板が前記単位セル毎に分離されて
いることを特徴とする半導体装置。 - 【請求項２】 プレーテッド・ヒートシンクが分離部で
ソース電極連結部に接続している請求項１記載の半導体
装置。 - 【請求項３】 フィンガ状ゲート電極、フィンガ状ソー
ス電極及びフィンガ状ドレイン電極を覆って絶縁性樹脂
膜が設けられている請求項１記載の半導体装置。 - 【請求項４】 プレーテッド・ヒートシンクが単位セル
毎に分離されている請求項３記載の半導体装置。 - 【請求項５】 半導体基板がＧａＡｓ基板である請求項
１乃至４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193705A JP2765522B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193705A JP2765522B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945706A true JPH0945706A (ja) | 1997-02-14 |
| JP2765522B2 JP2765522B2 (ja) | 1998-06-18 |
Family
ID=16312420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193705A Expired - Fee Related JP2765522B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765522B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001027998A1 (en) * | 1999-10-11 | 2001-04-19 | Koninklijke Philips Electronics N.V. | Integrated circuit |
| US20150270338A1 (en) * | 2014-03-18 | 2015-09-24 | Mitsubishi Electric Corporation | Transistor chip and semiconductor device |
| JP2020145423A (ja) * | 2019-02-28 | 2020-09-10 | 住友電工デバイス・イノベーション株式会社 | 電界効果トランジスタ及び半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6092668A (ja) * | 1983-10-27 | 1985-05-24 | Nec Corp | 高出力トランジスタ |
| JPS63131555A (ja) * | 1986-11-20 | 1988-06-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03139850A (ja) * | 1989-10-25 | 1991-06-14 | Fujitsu Ltd | 電界効果トランジスタ |
| JPH03142845A (ja) * | 1989-10-27 | 1991-06-18 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH0452735U (ja) * | 1990-09-10 | 1992-05-06 |
-
1995
- 1995-07-28 JP JP7193705A patent/JP2765522B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6092668A (ja) * | 1983-10-27 | 1985-05-24 | Nec Corp | 高出力トランジスタ |
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| JPH03139850A (ja) * | 1989-10-25 | 1991-06-14 | Fujitsu Ltd | 電界効果トランジスタ |
| JPH03142845A (ja) * | 1989-10-27 | 1991-06-18 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH0452735U (ja) * | 1990-09-10 | 1992-05-06 |
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| JP2020145423A (ja) * | 2019-02-28 | 2020-09-10 | 住友電工デバイス・イノベーション株式会社 | 電界効果トランジスタ及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765522B2 (ja) | 1998-06-18 |
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