JPH03142877A

JPH03142877A - 読み出し専用メモリ装置

Info

Publication number: JPH03142877A
Application number: JP1280162A
Authority: JP
Inventors: Akira Nakagawara; 中川原　明
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-10-27
Filing date: 1989-10-27
Publication date: 1991-06-18
Anticipated expiration: 2011-12-18
Also published as: EP0424964B1; EP0424964A2; JP2565213B2; US5401990A; EP0424964A3; DE69024173T2; KR100223130B1; US5202848A; DE69024173D1; US5278089A; KR910008846A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリセルにプログラムされたデータを読み出
して使用する読み出し専用メモリ装置に関し、特にＮＯ
Ｒ型セルを有する読み出し専用メモリ装置に関する。

〔発明の概要〕

本発明は、ＮＯＲ型セルを有する読み出し専用メモリ装
置において、マトリクス状にセルを構成するＭＩＳトラ
ンジスタが配列され、各列で共通とされ且つワード線の
延長される方向に隣接するセルで共用するビット線とカ
ラム線を交互に配設し、？ｊＩ数のビット線とカラム線
からなる群を選択する第１の選択手段と、その群の中で
ビット線を選択する第２の選択手段及びカラム線を選択
する第３の選択手段を設けることにより、高密度に配列
されたメモリトランジスタからの高速な読み出しを実現
するものである。

〔従来の技術〕

大量のデータを格納し、必要な時に読み出して用いる読
み出し専用メモリ装置（ＲＯＭ）は、ＯＡ機器、コンピ
ューター等の普及と共に、その高集積化が要求されてい
る。

ところで、そのような高集積化を実現するための構造の
一例として、ＮＡＮＤ型セルの回路構成のものでは、２
層のポリシリコン層からなるゲート電極層と、浅い溝（
所謂シャロートレンチ構造）を有した所謂マルチゲート
構造のマスクＲＯＭが知られる（例えば、月刊Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　１９８７年１０月号
、３３〜３８頁、゛シャロートレンチを用いた８Ｍ、　
１６Ｍ　　マスクＲＯＨ″参照。）、また、ＮＯＲ型の
セルを有する例としては、ソース・ドレイン領域を拡散
領域で構成するマスクＲＯＭが知られている（例えば、
１９８８　Ｓｙｍｐｏｓｉｕｍ　　ｏｎ　　ＶＬＳｌｃ
ｉｒｃｕｉｔｓ　（日本応用物理学会）資料、　ＶＬ−
７，８５〜８６真“１６門ｂ　ＲＯＭ　ＤＥＳＩＧＮ　
ＵＳＩＮＧ　ＢＡＮＫ　５ＥＬＥＣＴ　ＡＲＣ旧ＴＥＣ
ＴＵＲＥ”参照、）。

第１８図はそのＮＯＲ型のセルを有するマスクＲＯＭの
要部の回路図である。このマスクＲＯＭでは、マトリク
ス状に配列されワード線Ｗ１〜Ｗ。

により選択されるメモリセル２００が各々１つのＭＯ５
Ｉ−ランジスタで構成され、拡散領域からなるソース・
ドレイン領域がそのまま各列で共通のビット線２０５，
２０６，２０７とされる。このマスクＲＯＭでは、仮想
接地線２０１と主ビット線２０２が交互に形成され、且
つワード線の延長方向と垂直な方向を長手方向として形
成される。

これら仮想接地線２０１と主ビット線２０２は、メモリ
セルのブロックの一方と他方とで、異なる列に接続する
ようにビット線１本分だけシフトするように配線されて
いる。従って、選択トランジスタ２０３，２０４を択一
的に選択（バンクセレクト）することで、同しビット線
が仮想接地線２０１に接続したり、主ビット線２０２に
接続したりする。読み出しは、列選択トランジスタ２０
８により成る列を選択し、１つのワード線を選択するこ
とで、データが主ビット線２０２とセンスアンプ２０９
を介して読みだされ出力端子にデータが現れることにな
る。

第１９図は第１８図に示したマスクＲＯＭのレイアウト
である６図中、散点を付した領域はポリシリコン層であ
り、それぞれＸ方向を長手方向として互いに平行に形成
される。Ｙ方向で一対のコンタクトホール２１）．２１
）に挟まれた領域がメモリブロックであり、コンタクト
ホール２１）の形成される領域の拡散領域２１３は略Ｕ
字状なパターンとされている。太い実線で囲まれた拡散
領域２０５〜２０７．・・・は、ソース・ドレイン領域
として機能するビット線である。各セルのトランジスタ
のチャンネルは、ワード線Ｗ１〜Ｗ、の下部に形成され
る。このチャンネルにマスクパターン２１２を利用して
不純物を導入することでプログラムが行われる。また、
バンクセレクトに用いられる選択トランジスタ２０３の
ゲート電極ＳＥｉ、ＳＥＬ、や選択トランジスタ２０４
のゲート電極Ｓ○ｉ、５Ｏｔ−＋　は、上記ワード線Ｗ
１〜Ｗ８と平行に延在され、上記メモリブロックを挟む
ように配設されている。

〔発明が解決しようとする課題〕

上記ＮＡＮＤ型セルでは、高集積化を図り直列接続され
るトランジスタの数を増大させた場合に、メモリセルの
駆動能力が低下する。

一方、ＮＯＲ型セルのマスクＲＯＭでは、レイアウト上
、次のような問題が生じている。

すなわら、各セルのトランジスタのチャンネルは、ワー
ド線Ｗ１〜Ｗ、の下部に形成され、そのチャンネル方向
は図中Ｘ方向である。ところが、バンクセレクト用の選
択トランジスタ２０３，２０４は、そのゲート電極Ｓ　
Ｅ　＋、　Ｓ　Ｅ　ｒ−＋、　Ｓ　Ｏｒ、　ＳＯ１□が
ワード線Ｗ１〜Ｗ８と平行に延在されているにも拘わら
ず、ビット線２０５〜２０７．・・・と略Ｕ字状の拡散
領域２１３の間にチャンネルが形成されるため、チャン
ネル方向は図中Ｙ方向となる。従って、このバンクセレ
クト用の選択トランジスタ２０３，２０４では、各ゲー
ト電極ＳＥｉ、　Ｓ　Ｅｉ−、、Ｓ　Ｏ，、Ｓ　Ｏ，、
、の下部において隣接するチャンネルとの間にチャンネ
ルストッパー領域を形成する必要が生している。このた
め、メモリセルの領域では、ワード線Ｗ１〜Ｗ、と整合
的にチャンネルストッパー用のイオン注入を行えば良い
が、その選択トランジスタ２０３，２０４の領域では、
メモリセルの領域とは別個のイオン注入が必要であり、
そのチャンネルストッパー領域はポリシリコン層と整合
的には形成できないために、マスクずれを考慮したマー
ジンが不可欠とされる。

このようなマージンが必要となる結果、逆にメモリブロ
ック側の領域が制約を受けることになり、集積度を向上
させることが困難になる。

そこで、本発明は上述の技術的な課題に鑑み、メモリセ
ルが高い駆動能力を有すると共に、高集積化に好適な読
み出し専用メモリ装置の提供を目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明の読み出し専用メ
モリ装置は、行列状に配列されるセルと、行選択のため
のワード線と、ビット線と、カラム線と、第１乃至第３
の選択手段を具備する構成とされている。

まず、上記セルは、プログラムされるデータに従って選
択的に高い閾値電圧若しくは低い閾値電圧とされるＭＩ
Ｓトランジスタからなり行列状に配列される。このセル
に対するプログラムは、例えばイオン注入等により上記
ＭＩＳトランジスタのチャンネル領域に対して行われる
。

上記ワード線は、上記各セル行毎に共通とされ上記ＭＩ
Ｓトランジスタのゲートとされる。これらワード線は、
例えばポリシリコン層により形成され、互いに平行なパ
ターンでそれぞれ延在される。

上記ビット線は、上記ワード線と略直交して配置され各
セル列の上記ＭＩＳトランジスタで共通にソース・ドレ
インの一方とされる。そして、上記ビット線は、隣接す
るセル列の一方と共通にデータ読み出しに用いられる。

このビット線は、基板表面の拡散領域から構成すること
ができ、厚い１！縁膜の下部に形成することができる。

また、これらビット線の終端部には負荷回路を設けるこ
とができる。

上記カラム線は、上記各ビット線の間に該ビット線と交
互に配置されるように各々略平行して配される。これら
カラム線は、隣接するセル列の他方と共通に用いられ各
セル列の上記ＭＩＳトランジスタで共通にソース・ドレ
インの他方とされる。

各カラム線は、その選択時に、選択時の上記ワード線の
電圧に対して上記ＭＩＳトランジスタの上記低い閾値電
圧以上であって上記高い閾値電圧以下の電位差が与えら
れる。これらカラム線も上記ビット線と同様に、基板表
面の拡散領域から構成することができ、厚い絶縁膜の下
部に形成することができる。また、これらカラム線の終
端部には負荷回路を設けることができる。

上記第１の選択手段は各々複数本の上記ビット線と上記
カラム線からなる群を選択する。上記第２の選択手段は
上記各群の中での上記ビット線を選択する。第２の選択
手段は主ビット線に接続する構成を採ることができる。

上記第３の選択手段は上記各群の中での上記カラム線を
選択する。この第３の選択手段は主カラム線（仮想接地
線）に接続するｔ＊＊にできる。１つの群は、ビット線
を主体とする時では、例えば２本のビット線と３本のカ
ラム線から構成でき、逆にカラム線を主体とする時では
、例えば３本のビット線と２本のカラム線から構成でき
る。

ここで、上記第２の選択手段はセルアレイを挟んで第３
の選択手段と対向して配置される構成とすることも可能
である。１つの群を構成するビット線又はカラム線の数
を２本とした場合では、上記第２又は第３の選択手段は
一例として２つのＭＩｓトランジスタから構成される。

この場合に、各ＭＩＳトランジスタのチャンネル方向を
ビット線とカラム線の長平方向と略垂直な方向にするこ
とができる。

また、本発明の読み出し専用メモリ装置において、行列
状のセルをビット線の方向にブロック分割し、それら各
ブロックで上記第１の選択手段や上記負荷回路を共通と
しても良い。

〔作用〕

ビット線はデータの読み出しに、カラム線は読み出され
る定電位（例えば接地電位）を供給するために、それぞ
れ不可欠であるが、ビット線とカラム線を交互に配置し
、ワード線の延長される方向で隣接するセルの間で共通
とすることで、ビット線は定常的にビット線として使用
され、カラム線も定常的にカラム線として使用される。

従って、第１８図の例のように、１つの拡散ビット線が
カラム線としても機能するようなことがなくなる。

このようにビット線とカラム線を固定的に交互に配置し
た場合、任意の群内の第２の選択手段と第３の選択手段
は、１つの群をなす範囲のビット線とカラム線の間隔の
内部に収まるように形成すれば良くなり、ワード線の延
長方向での余裕が生ずる。特に第２の選択手段と第３の
選択手段をＭＩＳトランジスタで形成した時は、そのチ
ャンネル方向をメモリトランジスタと同し方向にするこ
ともでき、チャンネルストッパー領域等をメモリセルと
同様に整合的に形成することができるようになる。

また、第２の選択手段と第３の選択手段をセルアレイを
挟むように配置することで、平面的な配線で選択動作が
可能となる。

上記負荷回路は、高速動作を図る場合に必要であり、セ
ルをブロック分割した場合に、その負荷回路や第１の選
択手段を共通化することで、重複してこれらの回路を形
成しない分だけ面積の縮小化が可能である。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例本実施例は、行列状に配列されるメモリセルを有し、そ
のメモリセルのＭＯＳトランジスタの各列共通のソース
・ドレイン領域がビット線とカラム線とされ、これらビ
ット線とカラム線が交互に配列される読み出し専用メモ
リ装置（ＲＯＭ）の例である。そのメモリセルの各ＭＯ
Ｓトランジスタのチャンネル領域には、選択的に不純物
がイオン注入され、プログラムが行われる。

全体の概略的な構成（第３図）本実施例のＲＯＭは、第３図に示す全体的な回路構成を
有する。すなわち、後述するようにメモリセルがマトリ
クス状に配列されてなるセルアレイ４を有し、それぞれ
セルアレイ４内の行と列を選択するための行デコーダ６
と列デコーダ７を有している。これら行デコーダ６と列
デコーダ７には、アドレスバッファ５から信号が送られ
る。このアドレスバッファ５からの信号は外部からのア
ドレス信号ＡＸに基づき生成される。セルアレイ４から
のデータは列デコーダ７を介してセンスアンプ８で増幅
され、さらに出力バッファ９に送られる。その出力バッ
ファ９から外部に出力信号Ｄｏｕｔが取り出される。

セルアレイの構Ｉｆｉ（第１図）次に、本実施例のＲＯＭのセルアレイ部分の構成につい
て、第１図を参照しながら説明する。なお、第１図はワ
ード線の延長方向に連続的に繰り返した構造の一部のみ
を取り出して図示している。

また、ワード線の数も第１図では便宜上４本で説明して
いるが、実際は後述するように８本に設定される。

まず、そのメモリセルブロックｌには、行列状にセルが
配列される。各セルは１つのｎチャンネルＭＯＳ　トラ
ンジスタからなる。各ＭＯ３Ｌラントランジスタ電圧は
、それぞれプログラムされたデータに応じて高い閾（Ｉ
Ｎ′Ｆ４圧と低い閾値電圧に選択的に調整されている。

これらＭＯＳｌ−ランジスタのゲート電極は、ワード線
Ｗ１〜Ｗ、であり、図中横方向を長手方向として延在さ
れ、各行で共通に用いられる。各セルのＭＯＳトランジ
スタのソース・ドレイン領域の一方は、ビット線Ｂ１□
。

Ｂｇ＋＋　Ｂｔｔ＋　　Ｂｓ＋とされ、各セルのＭＯＳ
トランジスタのソース・ドレイン領域の他方は、カラム
線ＣＩｌ、　　Ｃ１２，Ｃ□＋　　Ｃ１２とされる。こ
れらビット線とカラム線は上記ワード線Ｗ１〜Ｗ４と垂
直な方向を長手方向として延在される。これらビット線
とカラム線は、さらにワード線の延長方向に隣接するＭ
ＯＳトランジスタで共用とされる。従ッテ、ヒフ　）ｖ
ＡＢ＋ｘ、　　Ｂｇ＋、　　Ｂｔｔ、　　Ｂ１）とカラ
ム線ＣＩＩ＋　Ｃ＋ｚ＋　Ｃ！ｌ＋　Ｃ１０はワード線
の延長方向に交互に形成され、ビット線Ｂ、の次にカラ
ム線Ｃ０が配され、そのカラム＆ｔＩ　Ｃ＋　＋の次に
ビット線Ｂ□が配され、以下、同様にカラム線とビット
線が順番に位置する。

このようなメモリセルブロックｌの一方の端部には、各
ビット線Ｂ１２＋　Ｌｌ＋　　Ｌ＊＋　　８３１を択一
的に主ピット線Ｂ＋、Ｂｔ、Ｂｓに接続するための第２
の選択手段であるＭＯＳトランジスタＴ５．Ｔｚ。

Ｔ、、Ｔ、が設けられている。すなわち、ビット線Ｂ１
□はＭＯＳｌ−ランジスタＴ１を介して主ピット線Ｂ、
に接続され、ビットＬＡ　Ｂ　ｔ　ｌはＭＯＳトランジ
スタＴｔを介して主ピット線Ｂｚに接続され、ビットｋ
ｌＡ　Ｂ　＊　ｔはＭＯＳｌ−ランジスタＴ３を介して
主ピット線Ｂつに接続され、ビット線Ｂ、はＭＯＳトラ
ンジスタＴ４を介してビット線Ｂ３に接続される。この
ような接続関係から、主ピット線は第２の選択手段とし
てのＭＯＳ　トランジスタによって、一対のビット線の
一方と電気的に接続する。

ここで、ＭＯＳトランジスタＴ＋、Ｔ：＋は、そのゲー
ト電極が選択線ＷＢＳとされ、ＭＯＳトランジスタＴｚ
、Ｔａは、そのゲート電極が選択線ＷＢＳとされる。選
択線ＷＢＳと選択線ＷＢＳに供給される信号は互いに逆
相とされる。従って、選択線ＷＢＳが高レベルの時、例
えば主ピット線ＢｔはＭＯＳトランジスタＴ２を介して
ビット線Ｂ□に接続され、逆に選択線ＷＢＳが高レベル
の時、同じ主ピット線Ｂ２はＭＯＳトランジスタＴ３を
介してビットｍ　Ｂ　ｚ□に接続される。また、他の主
ピット線に関しても同様に動作する。

そのメモリセルブロックｌの他方の端部には、第３の選
択手段としてのＭＯＳトランジスタＴｓＴ　ｂ、　Ｔ　
？＋　Ｔ　ｓが配設されている。これらＭＯＳトランジ
スタＴ　ｓ、　Ｔ　６．　Ｔ　？、　Ｔ　ｓ、　Ｔ　ｑ
は、主カラム線Ｃ＋、Ｃｘを各カラム線ＣＩ１．　　Ｃ
１２，Ｃ□、Ｃｗｔに択一的に電気的に接続させるため
のスイッチとして用いられる。すなわち、主カラムｋＱ
　ｃ　＋　はＭＯＳトランジスタＴ、を介してカラム、
ｔｌ！ｌＣ０に接続されると共にＭＯＳトランジスタＴ
、を介してカラム線Ｃ１ｆｆ１に接続される。また、主
カラム線Ｃ。

はＭＯＳトランジスタＴ、を介してカラム線Ｃ！１に接
続されると共にＭＯＳトランジスタＴ９を介してカラム
線Ｃ０に接続される。さらに他の主ビット線に関しても
同様である。上記第３の選択手段として機能するＭＯＳ
トランジスタのうち、ＭＯＳトランジスタＴ、、Ｔ＠は
そのゲート電極が選択線ＷＣ３とされ、ＭＯＳトランジ
スタＴ　ｓ、Ｔ　Ｖ。

Ｔ、はそのゲート電極が選択線ＷＣ３とされる。

選択線ＷＣ３に供給される信号と選択線ＷＣ３に供給さ
れる信号は互いに逆相とされる。従って、選択線ＷＣ５
が高レベルの時、ＭＯＳトランジスタＴ、、Ｔ、がオン
状態となって、主カラム線Ｃ１がカラム線Ｃ０に電気的
に接続され、同時に主カラム線Ｃｔがカラム線Ｃ０に電
気的に接続される。

また、逆に選択線ＷＣ３が高レベルの時、ＭＯＳトラン
ジスタ’ｒｔ、Ｔｑがオン状態となって、主カラム線Ｃ
２がカラム線Ｃ４に電気的に接続され、同時に主カラム
！ＩＩＩ　Ｃｚがカラム線Ｃ！！に電気的に接続される
。

このように各選択線に供給される各信号に応じて、各ビ
ット線や各カラム線に択一的に接続される主ビット線Ｂ
　ｒ、　Ｂ　ｔ、　Ｂ　３や主カラム線Ｃ，，Ｃ。

は、上記メモリセルブロックｌをワード線の延長方向に
垂直な方向に亘って延在される。そして、各主ピッ）Ｉ
ｉＢ＋、Ｂｚ、Ｂｓや生カラム線Ｃ＋、Ｃｚの一方の端
部には、負荷回路３が接続する。この負荷回路３は負荷
トランジスタ’ｒｌｆｉ、　　’ｒ、、、　ＴｔｏｒＴ
□、Ｔｎからなり、具体的には、主ビット線Ｂ、に負荷
トランジスタＴｎが接続され、主ビットｆｓＢ、に負荷
トランジスタＴ２゜が接続され、主ビット線Ｂ１に負荷
トランジスタＴ！！が接続され、主カラム線ＣＩに負荷
トランジスタＴ１９が接続され、主カラム線Ｃ２に負荷
トランジスタＴ□が接続される。これら主ビット線Ｂ、
、Ｂ！、Ｂ、や主カラム線Ｃ＋、Ｃｚは各負荷トランジ
スタＴｌｌ、　　Ｔｌｌ。

Ｔｈｅ、　Ｔ□、Ｔｏを介して電源電圧Ｖｃｃが与えら
れる。各負荷トランジスタＴＩＬ　　Ｔｏ、　Ｔｈｅ、
　Ｔｏ、Ｔ、のゲート電極は共通化され、インピーダン
スをＩＱ御するための信号Φ１が供給される。

このような負荷回路３が配置されるメモリセルブロック
ｌの反対側には、該メモリセルブロック１を挟んで第１
の選択手段である列選択回路２が配置される。この列選
択回路２は、列デコーダーからの信号Ｙ＋、Ｙ＊に応じ
て、群単位でメモリセルブロックｌの成る列を選択する
。すなわち、上記信号Ｙｌ、Ｙ富＋によって、選択され
る主カラム線は決定されるが、その主カラム線がとのカ
ラム線に接続するかは、第３の選択手段であるＭＯＳト
ランジスタＴ　ｓ、　Ｔ　＆＋　Ｔ　ｔ、　Ｔ　ｓ、　
Ｔ　ｖの動作によって決定される。また、上記信号Ｙ、
、Ｙ、、によって、選択される主ビット線（本例では２
本）は決定されるが、その主ビット線がとのカラム線に
接続するかは、第２の選択手段であるＭＯＳトランジス
タＴ　Ｉ＋　Ｔ　ｚ、　Ｔ　３．　Ｔ　ａの動作によっ
て決定される。

本実施例の列選択回路２では、信号Ｙ＋、Ｙｉにより主
力う五線を主体に選択し、その主カラム線に関連する主
ビット線が同時に選択されるようにしているが、信号Ｙ
＋、Ｙｚにより主ゼット綿を主体に選択するようにして
も良い、１つの群は、本実施例の場合、２本のカラム線
と３本のビット線により構成される。すなわち、例えば
信号Ｙ１のみが高レベルとされて、信号Ｙ１にかかる列
が選択されており、未だ第２及び第３の選択手段が作動
しないものとすると、選択される可能性のある列はカラ
ム線Ｃａｒ、　　Ｃ＋□のそれぞれ両側のセルだけとな
り、その群内部だけが読み出し可能となる。

そして、その群の内部での択一的なビット線、カラム線
の選択が第２の選択手段と第３の選択手段によって行わ
れる。

ここで、その列選択回路２の具体的な回路構成について
説明すると、すなわち、主ピッ）　ｔＪＩ　Ｂ　＋はＭ
ＯＳトランジスタＴ、と図示しないもう１つのＭＯＳト
ランジスタを介してデータバス線に接続され、主ビット
ｗＡＢｔはＭＯＳトランジスタＴｌｆｆ＋　ＴＩ４を介
してデータバス線に接続され、主ビットＩＩＡＢＪはＭ
ＯＳトランジスタＴ’＋ｔと図示しないもう１つのＭＯ
Ｓトランジスタを介してデータバス線に接続される。主
カラム線Ｃ５はＭＯＳ）ランジスクＴ１）．　　Ｔｌｇ
を介して接地線に接続され、主カラム線Ｃ２はＭＯＳト
ランジスタＴ、Ｓ、Ｔ、。

を介して接地線に接続される。上記ＭＯＳトランジスタ
Ｔ１゜、Ｔ１．のゲートはＡＮＤ回路２１の出力端子に
接続され、上記ＭＯ３トランジスタＴ　＋　ｔ　＋Ｌｘ
のゲートはＡＮＤ回路２２の出力端子に接続され、上記
ＭＯ３トランジスタＴ１４．　　Ｔｌ５のゲートはＡＮ
Ｄ回路２３の出力端子に接続され、上記ＭＯ３トランジ
スタＴＩ＆ｌ　　Ｔｌ？のゲートはＡＮＤ回路２４の出
力端子に接続される。これらＡＮＤ回路２１〜２４は共
に２人力のゲートとされ、その中の一方は信号Ｙ、、Ｙ
、が入力する。そのＡＮＤ回路２１は信号Ｙ１が入力す
ると共に選択線ＷＢＳと選択線ＷＣ３の各信号の論理積
が入力する。ＡＮＤ回路２２は信号Ｙ、が入力すると共
に選択線ＷＢＳと選択線ＷＣ３の各信号の論理和が入力
する。ＡＮＤ回路２３は信号Ｙ□が入力すると共に選択
線ＷＢＳと選択線ＷＣ５の各信号の論理積が入力する。

ＡＮＤ回路２４は信号Ｙ２が入力すると共に選択線ＷＢ
Ｓと選択線ＷＣ３の各信号の論理和が入力する。従って
、それらＡＮＤ回路２１．２３の出力が高レベルとなる
のは、選択＆！ｊＩＷＢＳと選択線ＷＣ３の各信号が共
に高レベルの時だけであり、他の場合にはＡＮＤ回路２
２゜２４の出力が高レベルとなる。

読み出し動作の説明（第１図及び第２図）次に、第１図
の構成の本実施例の読み出し専用メモリ装置について、
第２図を参照しながらその読み出し動作について説明す
る。

第２図に示すように、最初に信号Φ１が″Ｌ″レベル（
低レベル）から“Ｈ″レベル高レベル）に変化し、負荷
回路３の各負荷トランジスタＴ４．Ｔ＋＊、Ｔｘ。、Ｔ
□、　　Ｔ”ｚｚのインピーダンスが所定の値にされ、
主ビット線Ｂ　＋、　Ｂ　ｚ、　Ｂ　ｘと主カラム線Ｃ
ｔ、Ｃｔは電源電圧Ｖｃｅ側にその電位が非選択状態と
して引き上げられる。

ここから、第１行のメモリトランジスタＭ１〜Ｍ、が順
に読み出される場合の動作について説明すると、ワード
ｔＩＡＷｌの電位が″Ｌ′″レベルから″Ｈ″レベルに
立ち上がり、これで第１行にかかるワード線Ｗｌが選択
されたことになる。また、他のワード線Ｗ２〜Ｗ４の電
位は″Ｌ’レベルのまま或いは“Ｌ”レベルに遷移され
、非選択の状態にされる。また、列デコーダーからの信
号により、まず信号Ｙ１のみが″Ｌ″レベルから”Ｈ″
レベル立ち上がり、他の信号Ｙ３等は“Ｌ”レベルのま
まとされる。このため信号Ｙ、が入力するＡＮＤ回路２
１．２２のみが作動可能となり、他のＡＮＤ回路２３．
２４等は不作動にされる。

この信号Ｙ、の立ち上がりと共に、第２．第３の選択手
段を作動させる選択ＩＷＢｓ、ＷＣ３の信号も供給され
る。まず、選択線ＷＢＳが”Ｌ”レベルとされ、選択線
ＷＣ５も”Ｌ”レベルとされる。従って、選択線ＷＢＳ
、ＷＣ３は共に″Ｈ″レベルとされる。その結果、選択
線ＷＢＳと選択線ＷＣ８の論理積が入力するＡＮＤ回路
２１のみ出力が“Ｈ″レベルなり、他のＡＮＤ回路２２
〜２４は″Ｌ″レベルのままとされる。

ＡＮＤ回路２１が“Ｈ”レベルとなることで、ＭＯＳト
ランジスタ’ｒ＋＊、　　Ｔ１）がオン状態にされる。

他のＡＮＤ回路２１〜２４に駆動されるＭＯＳトランジ
スタＴｌｆｉ〜Ｔ０はオフのままである。

このようにＭＯＳトランジスタＴ１゜、Ｔ１）がオンに
なり、主ビット＊　Ｂ　ｌ　はデータバス線にＭＯＳト
ランジスタＴ目を介して電気的に接続される。

また、同時に主カラム線Ｃ１はＭＯＳトランジスタＴ、
を介して接地線に電気的に接続され、仮想接地線として
機能する。このように主カラム線Ｃ１が接地線に接続す
ることで、主カラム線ＣＩの電位が下がる。

これと同時に、上述のように選択線ＷＢＳ、ＷＣ３が共
にＩＩ　Ｈｌ＋レベルとなることから、第２の選択手段
のＭＯＳトランジスタＴ、、Ｔ、がオン状態になり、第
３の選択手段のＭＯＳトランジスタＴ、、Ｔ、がオン状
態になる。なお、第２．第３の選択手段の他のＭＯ３Ｉ
−ランジスタＴ、、Ｔ、、Ｔ、。

Ｔ’ｔ、Ｔｑはオフ状態のままである。そして、前述の
ように作動状態に入るのは、主ビット線Ｂ、と主カラム
線ＣＩだけであるから、主ビット線Ｂ。

はＭＯＳトランジスタＴ１を介して択一的にビット線Ｂ
、！に接続され、主カラム線Ｃ１はＭＯＳトランジスタ
Ｔ、を介して択一的にカラム線Ｃ０に接続されることに
なる。ワード線ではワード線Ｗ１だけがオン状態である
。従って、この段階でメモリトランジスタＭ１が選択さ
れていることになる。

この選択されたメモリトランジスタＭ１が不純物の選択
的なイオン注入によるプログラムによって高い閾値電圧
を有する場合、メモリトランジスタＭ１はオン状態とな
らず、ビット線Ｂ１□の電位が下がることはない。また
、メモリトランジスタＭ、が低い閾値電圧を有する場合
、ワード線Ｗ。

の電位からオン状態になり、ビット線Ｂ１）の電位が下
がる。その結果、主ビット線Ｂ１の電位も低下し、デー
タバス線の電位も下がる。従って、メモリトランジスタ
Ｍｌの閾値電圧によって、データバス線の電位が変化す
ることになり、そのデータバス線の電位変化をセンスア
ンプで検知して増幅することで、出力信号Ｄｏｕｔが得
られる。

このようにトランジスタＭ、のデータが読みだされた後
、選択線ＷＢＳが“Ｌ″レベルら“Ｈ”レベルに変化す
る。すると、まず信号Ｙ、に選択されているＡＮＤ回路
２１の出力が”Ｌ″レベルなり、逆にＡＮＤ回路２２の
出力が“Ｈ″レベル切り替わる。その結果、ＭＯＳトラ
ンジスタＴ、。がオフになり、主ビット線Ｂ、はデータ
バス線から電気的に切り離される。また、主カラム線Ｃ
１はｙｏｓトランジスタＴ　Ｉ　＋を介して接地線に接
続されるのではなく、ＭＯＳトランジスタＴ２を介して
接地線に電気的に接続される。また、ＭＯＳ　トランジ
スタＴ１３がオン状態になり、今度は主ビット線Ｂｔが
そのＭＯＳ）ランジスクＴ１３を介してデータバス線に
電気的に接続されることになる０選択線ＷＣ８はそのま
まの″Ｌ″レベルのため、主カラム線ＣＩはＭＯ３Ｉ−
ランジスタＴ、を介してカラム線Ｃ０に接続する。選択
線ＷＢＳがＬ”レベルから′Ｈ″レベルになるために、
ＭＯＳトランジスタＴ２がオン状態になり、ＭＯＳトラ
ンジスタＴ、はオフ状態である。従って、主ビット＆ｉ
ｌ　Ｂ、はＭＯ３Ｉ−ランジスタＴ２を介して択一的に
ビット線Ｂ□に電気的に接続される。

このようにビット線Ｂ□とカラム線Ｃ０が選択されるこ
とで、同じワードＨｗ＋にかかる行のメモリトランジス
タＭ、が選択されたことになる。そして、前記メモリト
ランジスタＭ、と同様にプログラムされたデータに従っ
て、ビット線ｆ３ｇ＋が変化し、それが主ビット線Ｂ２
を介してデータバス線に現れる。

次のサイクルでは、メモリトランジスタＭ３を選択する
ために、選択線ＷＣ５の電位が“Ｌ″レベルら“Ｈ“レ
ベルに遷移する。すると、ＡＮＤ回路２２の出力は″Ｈ
″レベルにされたままであるが、主ビット線ＣＩに接続
するＭＯＳトランジスタＴ、がオフ状態に変化し、ＭＯ
ＳトランジスタＴ７がオン状態に変化する。その結果、
主カラム線Ｃ１に電気的に接続されているカラム線がカ
ラムＡＩｌ　Ｃ１＋からカラムＡＩｔｃ、□に切り替わ
る。これで、メモリトランジスタＭ、が選択されたこと
になる。そして、前記メモリトランジスタＭ＋　と同様
にプログラムされたデータに従って、ビット線Ｂ□が変
化し、それが主ビット線Ｂ、を介してデータバス線に現
れる。

次のサイクルでは、選択線ＷＢＳの電位が“Ｈ″レベル
ら“Ｌ”レベルに立ち下がる。その結果、ＭＯＳトラン
ジスタＴｔがオフ状態になり、ＭＯＳトランジスタＴ、
がオン状態にされる。すると主ビット線Ｂｚに電気的に
接続するビット線はビット線Ｂｔｔに切り替わる。既に
主カラム線Ｃ１は接地されており、その主カラム線ＣＩ
がＭＯＳトランジスタＴフを介してカラム線Ｃ１２に電
気的に接続されるために、そのカラム線Ｃ１２と上記ビ
ット線Ｂｔ２で挟まれたメモリトランジスタＭ４が選択
されることになる。そして、同様に主ビット線Ｂ２を介
してデータバス線にデータが読みだされることになる。

メモリトランジスタＭ４のデータが読み出された後、第
２図に示すように、信号Ｙ、が立ち下がり、信号Ｙ２が
立ち上がって、第１の選択手段として次の群を選択した
ことになる。そして、選択線ＷＢＳ、ＷＣＳの電位をそ
れぞれ“Ｌ”レベル″Ｈ″レベルになり、ＡＮＤ回路２
３の出力が“Ｈ”レベルとなる。この時、他のＡＮＤ回
路２１．２２．２４の出力は“Ｌ”レベルである。ＡＮ
Ｄ回路２３の出力がＨ”レベルであるために、ＭＯＳト
ランジスタＴ、、Ｔ、、がオン状態にされる。その結果
、主ビット線Ｂｔ、主カラム線Ｃ２がそれぞれ選択され
たものとなる。同時に、信号線ＷＢＳの電位が“′Ｈ”
レベルであることから、ＭＯ３Ｉ−ランジスタＴ、が選
択され、主ビット線Ｂ２はそのＭＯＳトランジスタＴ、
を介してビット線Ｂ！！に接続する。また、信号線ＷＣ
３の電位が″Ｈ″レベルであることから、ＭＯＳトラン
ジスタＴａがオン状態とされ、カラム綿ＣＷｔが主カラ
ム線Ｃ２に電気的に接続する。このようにカラム線Ｃ□
とビット線Ｂ！！が使用されることで、メモリトランジ
スタＭｓが選択されたことになる。

以下、信号Ｙｔだけが”Ｈ”レベルのまま、信号Ｙ１が
°°Ｈ”レベルの時と同様に選択線ＷＢ　Ｓ。

ＷＣ３の電位が順次変化して行き、メモリトランジスタ
ＩＶＬ　、　Ｍ？　、・・・と順に選択されて行く、そ
して、信号Ｙ、のサイクルが終了した後、信号Ｙ３＋Ｙ
４＋　・・・と群を選択する信号が進んで行く。

最終の列まで到達したところで、ワード線ＷＩの電位が
下がり、ワード線Ｗ２の電位が立ち上がる。

そして、同様に順次メモリトランジスタが選択されて行
って、データがデータバス線に読みだされて行くことに
なる。

ブロック分割構成（第４図）本実施例のＲＯＭは、第４図に示すように、メモリセル
ブロックを分割した構成にできる。なお、ワード線はこ
こでは８本としているが、第１図のＲＯＭと本質的な差
を有するものではない。

第４図に示すＲＯＭは、ワード線の延長方向に垂直な方
向にｎ個に分割されたセルブロックＭＢ、、ＭＢｔ、・
・・、ＭＢ、を有している。各セルブロックＭＢ、、Ｍ
Ｂｔ、・・・、ＭＢ、は、第１図に示したように、交互
に配置され定常的にカラム線とビット線として用いられ
る各線と、行列状に配列されるメモリトランジスタを有
し、選択線ＷＢｓ−Ｘ。

〜ＷＢＳ−Ｘｎ、ＷＢＳ−Ｘ、　〜ＷＢＳ−Ｘｎにより
制御される第２の選択手段としてのＭＯＳトランジスタ
と、選択＊ＷＣ３−Ｘ、　〜ＷＣ３−Ｘｎ、ＷＣ３−Ｘ
、ｘＷＣ３−Ｘｎにより制御される第３の選択手段とし
てのＭＯＳトランジスタを有している。このようにブロ
ック分割をすることで、各セルブロックＭ　Ｂ　、、　
Ｍ　Ｂ　、、・・・、ＭＢ、ｌ内の図示しないカラム線
とビット線はワード線の延長方向に垂直な方向に短くな
る。このため抵抗や寄生容量等の値を小さくすることが
でき、高速な動作が可能となる。特に後述するように、
ビット線。

カラム線をそれぞれ拡散領域で形成する場合に有利であ
る。

このようにｎ個のセルブロックＭＢ、、ＭＢ！、・・・
ＭＢ、では、共通に主ビット線Ｂ、〜Ｂｍが設けられて
おり、この主ビット線Ｂ、〜Ｂｍはビット線の形成方向
と同じ方向に形成されている。また、ｎ個のセルブロッ
クＭＢ＋、ＭＢオ、・・・、ＭＢ、では、共通に主カラ
ム線Ｃ１〜Ｃｍも設けられており、同様にこれら主カラ
ム線Ｃ５〜Ｃｍも主ビット線と平行に設けられている。

そして、各主ビット線Ｂ、〜Ｂｍと主カラムｎ　ｃ　＋
　〜Ｃｍはワード線の延長方向で交互に配置される。

上記セルブロックＭＢ、のワード線の延長方向と垂直な
方向での端部には、負荷回路３０が設けられている。こ
の負荷回路３０には当該負荷回路３０を構成するＭＯＳ
トランジスタのインピーダンスを制御するための信号Φ
１が供給される。後述する他の実施例のように、この信
号Φ１に加えて信号Φオを供給しても良い、このように
各主ビット線８０〜Ｂｍと主カラム線Ｃ，ｘＣｍを各セ
ルブロックＭＢ、、ＭＢｔ、・・・、ＭＢ、で共通に使
用することにより、負荷回路３０をセルブロック全体の
端部に配置すれば良く、占有面積の縮小化から高集積化
を図ることが可能となる。

上記セルブロックＭＢｎのワード線の延長方向と垂直な
方向での端部には、列選択回路２０が設けられる。この
列選択回路２０には、制御信号ＷＢＳ、ＷＣ３が供給さ
れ、同時に列デコーダーからの列選択のための信号Ｙ１
〜Ｙｍも供給される。

これら各信号により１本ずつの主カラム線と主ビット線
が１つの群として選択され、前述のような読み出し動作
を行う、このように各主ビット線Ｂ６〜Ｂｍと主カラム
線Ｃ８〜Ｃｍを各セルブロックＭＢ、、ＭＢ！、・・・
、ＭＢ、ｌで共通に使用することにより、負荷回路３０
と同様に列選択回路２０をセルブロック全体の端部に配
置すれば良く、占有面積の縮小化から高集積化を図るこ
とが可能となる。

電極層を１層ポリシリコンとする場合のレイアウト（第
５図）次に、第５図を参照しながら、電極層を単層のポリシリ
コン層で形成した場合のレイアウトについて説明する。

なお、この第５図に示すレイアウトは説明を簡素化する
ために一部を示しただけのものであり、実際は図中Ｙ方
向及びＸ方向に繰り返したパターンで連続的に形成され
る。

第５図に示すように、シリコン基板４１上に、図中散点
を付した領域で示されＸ方向に延在されるように複数の
ポリシリコン層が形成される。このレイアウトにおいて
、Ｙ方向に並ぶ一対のコンタクトホール４２，４２の間
の領域が、１つのセルブロック単位であり、このセルブ
ロック中に選択線ＷＢＳ−Ｘｎ、ＷＢＳ−Ｘｎと、８本
のワード線Ｗ、　〜Ｗ、と、選択線ＷＣ３−Ｘｎ、ＷＣ
３・Ｘｎとがそれぞれポリシリコン層からなる帯状のパ
ターンで形成される。これら各線の間は、所定間隔だけ
離間され、チャンネルストップのためのイオン注入がセ
ルファラインで行われる。

ビット線Ｂ＋＋、Ｂ＋ｚ、Ｂｚ＋、Ｂｚ□及びカラム線
Ｃａ１ｌ　ＣＩ！Ｉ　　Ｃｌ１Ｉ　　Ｃ１）は、図中太
い実線で示すようにＹ方向を長手方向として形成される
。これらビット線ｋｎ　　ＢＩＺ＊　　ＬＩ＋　　Ｂｔ
ｔ及びカラム線Ｃａｒｔ　　ｃ６Ｌ　　Ｃ＋＋、　　ｃ
ｌｆのパターンは、それぞれ帯状のパターンとされ、特
に厚い酸化膜（ＬＯＣＯ３）の下部に形成される不純物
拡散領域から構成される。なお、厚い酸化膜は図中省略
している。

これらビット線Ｂ＋ｌ＋　　ＢＩ！＋　　Ｂｔ＋＋　Ｂ
ａｔ及びカラム線ＣＯＩ＋　　Ｃｏｔ、　　Ｃｌ１ｌ　
　Ｃ１！はシリコン基板４１の表面の厚い酸化膜の下部
に形成される不純物拡散領域からなるため、各メモリト
ランジスタのソース・ドレイン領域として用いられる。

そして、これらビット線ＢＩｌ＋　　Ｂｌ！＋　ＬＩ＋
　　Ｌｔ及びカラムｍｃｏｔ、Ｃｏｔ、Ｃ＋＋、Ｃ＋ｚ
ば、第２．第３の選択手段となるＭＯＳトランジスタと
メモリトランジスタを同しチャンネル方向とさせるため
に、それぞれセルブロック内での端部の位置が特徴的で
ある。

すなわち、カラム線Ｃ□、Ｃ０は、ワード線Ｗ１の下部
から選択線ＷＣＳ−Ｘｎの下部に亘る範囲で形成され、
第３の選択手段側の端部４７は選択線Ｗｃ５−Ｘｎの下
部までは至っていない、このためコンタクトホール４２
の周囲をカラム線Ｃｏ　ｌ＋Ｃ１ｌの線上に当たる位置
まで延在させることができる。カラム線Ｃｏ、Ｃ１ｆｆ
１は、ワード線Ｗｌの下部から選択線ＷＣ３−Ｘｎの下
部に亘る範囲で形成される。主カラム線Ｇｏ、Ｃｔ　と
のコンタクトホール４２から延在された不純均鉱１）１
’ｓＩ域は、ビット線の延長線上でＹ方向に延在され、
コンタクトホール４２から選択線ＷＣ５・Ｘｎを越えた
ところに端部４８が設けられている。この選択線ＷＣ５
−Ｘｎの下部であって、コンタクトホール４２から延在
された不純物拡散領域とカラム線Ｃ＠　１　ｒＣｌｔの
間の９１）Ｎｉ４９には、図中破線で示すマスクパター
ン４３を利用してチャンネル形成を阻止するための不純
物が打ち込まれている。従って、カされるＭＯＳトラン
ジスタを選択トランジスタとし、カラム＊Ｃｏｔ、Ｃ＋
ｚは、選択線ＷＣ３−Ｘｎに形成されるＭＯＳ　トラン
ジスタを選択トランジ５−Ｘｎに形成されるＭＯＳトラ
ンジスタは、そのチャンネル方向がメモリトランジスタ
のチャンネル方向と同じであるために、ワード線Ｗ、〜
Ｗ。

の部分と同様に、セルファラインでチャンネルストッパ
ー領域を容易に形成することができ、占有面積の縮小化
や高集積化に有利である。

また、ビット線に関しても同様に選択用のトランジスタ
のチャンネル方向をＸ方向にさせるように配慮されてお
り、ビット線Ｂ、！、Ｂｉｔは、ワード線Ｗ１の下部か
ら選択線ＷＢＳ−Ｘｎの下部に亘る範囲で形成され、第
２の選択手段側の端部４５は選択線ＷＢＳ−Ｘｎの下部
までは至っていない、従って、コンタクトホール４２の
周囲をビット線Ｂ＋ｉ＋　　Ｂｘｚの延長線上に延在さ
せることができる。また、ビット線Ｂｌｌ＋　　８２１
はワード綿Ｗ８の下部から選択線ＷＢＳ−Ｘｎの下部に
亘る範囲で形成され、コンタクトホール４２に近い側の
選択線ＷＢＳ−Ｘｎを選択用のＭＯＳトランジスタのゲ
ートとさせることができる。ビット線Ｂ　ｌ　ｌ　＋Ｂ
、と主ビット線Ｂ＋、Ｂｔが接続するコンタクトホール
４２を延在させた不純物拡散領域との間の領域６０は、
マスクパターン４３を用いてチャンネルストッパー領域
とされる。その不純物拡散領域はカラム線Ｃｏｚ＋　Ｃ
１！の延長線上でＹ方向にＸｎ、ＷＢＳ　−Ｘｎを亘っ
た位置に存在する。従って、主ビット線Ｂ＋、Ｂｘは択
一的にビット線と接続され、選択線ＷＢＳ−Ｘｎを用い
て主ビット線Ｂ＋、Ｂｔはビット線ＢＩＩ＋　Ｂ１）に
接続され、選択線ＷＢＳ−Ｘｎを用いて主ビット線Ｂ＋
、Ｂｇはビット線Ｂ１□、Ｂ！２に接続される。上記カ
ラム線の場合と同様に、チャンネル方向はワード＆！ｔ
　ｗ　ｒ〜Ｗ、と同方向であり、縮小化等に有利である
。

また、上記マスクパターン４３は、各メモリトランジス
タのチャンネル形成阻止のために打ち込まれるプログラ
ムのイオン注入のマスク４４も兼用できる。従って、工
程の簡略化を図ることができ、ＴＡＴ　（ターン・アラ
ウンド・タイム）を短縮する上で有利である。

主ビット線Ｂ＋、Ｂｉは図中Ｙ方向に延在されるアルミ
ニウム系配線層からなる。また、主カラム線ＣＯ，ＣＩ
　も図中Ｙ方向に延在されるアルミニウム系配線層から
なる。これら主ビット線Ｂ’＋、Ｂｚと主カラム線Ｃｏ
、Ｃ＋　は、互いに平行な帯状のパターンとされ、コン
タクトホール４２の領域で一シリコン基板４１の表面に
形成された不純物拡散領域に接続する０本実施例の読み
出し専用メモリ装置では、主ビット！＃ｔＢｔ、Ｂｇと
主カラムｌｃｏ　。

Ｃ１のコンタクトホール４２がセルブロックのＹ方向に
おいて、振り分けられて形成される。このためＸ方向で
隣接してコンタクトホール４２が並ぶこともなく、集積
化に有利である。

１を極層を２層のポリシリコン層とする場合のレイアウ
ト（第６図）次に、第５図を参照しながら、電極層を２層のポリシリ
コン層で形成した場合のレイアウトについて説明する。

なお、この第６図に示すレイアウトは、第５図と同様に
、説明を簡素化するために一部を示しただけのものであ
り、実際は図中Ｙ方向及びＸ方向に繰り返したパターン
で連続的に形成される。

この２層のポリシリコン層を電極層とする本実施例のＲ
ＯＭは、第６図に示すように、シリコン基板５１上に第
１層目のポリシリコン層と第２層目のポリシリコン層か
らなる電極層をそれぞれＸ方向に延在されφ帯状のパタ
ーンで有している。

第１層目のポリシリコン層から選択線ＷＢＳ−Ｘｎ、Ｗ
Ｃ３−Ｘｎ、ＷＯ２−Ｘｎ＋１　、　　ワード線ＷｈＷ
４．Ｗ、、Ｗ、が形成され、第２層目のポリシリコＣ３
−Ｘｎ＋１　、　ワード線Ｗ　ｌ、Ｗｓ、Ｗｓ、Ｗ？が
形成される０選択線となる第１．第２層目のポリシリコ
ン層の平面上の間隔は、薄い眉間絶縁膜のみの間隔であ
り、Ｙ方向の端部が重なるまでに十分に近接配置される
。また、ワード線Ｗ、〜Ｗ、の間隔も、２層ポリシリコ
ン層の利点を活かして、十分にＹ方向に縮小して配置さ
れる。これらワード線Ｗ、−Ｗ、には、マスクパターン
５４を用いてプログラムのためのイオン注入が行われる
。このイオン注入はセルファラインで行うことができ、
縮小化に有効である。このワード線部分の構造について
は後述する。なお、選択線は２層構造とせずに単層のポ
リシリコン層を並べて形成することもできる。

１つのセルブロックは、Ｙ方向にあるコンタクトホール
５２，５２の間の領域に配設される。このセルブロック
のＹ方向の幅は、上述のように２層のポリシリコン層を
用いているために、単層の場合よりも短いものにできる
。

このセルブロック内において、図中Ｙ方向を長手方向と
してビット線Ｂ、、、Ｂ、１．Ｂ□、Ｂ２８とカラム線
が互いに平行に帯状のパターンに形成さｈる。　二りら
ビｙ　）ＩＢ＋＋、Ｂｔｉ、Ｂｔｕ、Ｂ１）及びカラム
線Ｃｏ＋、　　Ｃｏ□、ＣＩｌ＋　　Ｃ１）のパターン
は、特に厚い酸化膜（ＬＯＧＯ５）の下部に形成される
不純物拡散領域から構成される。なお、厚い酸化膜は図
中省略している。これらビット綿Ｂｌ　ｌ　＋Ｂｏｘ、
ＢＨ，ｆ３！！及びカラム線Ｃｏｔ、　　Ｃａｔ、　　
Ｃ＋＋。

ＣｒＺは各メモリトランジスタのソース・ドレイン領域
として機能する。そして、これらビット線Ｅ３ｔｔＢｉ
ｂ　　Ｂ１）　　ｔ３０及びカラム線Ｃ０１＋　　Ｃａ
Ｎ＊　　Ｃ１ｌ＋Ｃ１！は、第２．第３の選択手段とな
るＭＯＳトランジスタとメモリトランジスタを同じチャ
ンネル方向とさせるために、それぞれセルブロック内で
のＹ方向の長さを調整している。

まず、カラム線Ｃ□、　　Ｃａｍ、　　Ｃｒｙ、　　Ｃ
目は、ワード線Ｗｌの下部から始まるパターンで形成さ
れているが、カラム線Ｃ□、Ｃ１）はその端部５７が選
択線ＷＣＳ−Ｘｎの下部まであるが、カラム線Ｃ’！＋
　ｃａｔは、選択、ｖＩＷＣ５−Ｘｎの下部まで延在さ
れている。このためコンタクトホール５２の不純物拡散
領域は、カラム線Ｃ６１＋　　Ｃ１）の線上に当たる位
置まで延在させることができる。また、そのコンタクト
ホール５２と接続する不純物拡散領域はビット線の延長
線上でＹ方向に選択線を亘って延在され、それがＭＯＳ
トランジスタの一方のソース・ドレイン領域として機能
することから、カラムＩＩＡ　Ｃｏ　＋　、　　Ｃ＋　
＋は選択、１ＷＣ３−Ｘｎに形成されるＭＯＳトランジ
スタをｉ！沢トランジスタとし、カラム線Ｃ＠１　Ｃ１
ｆｆ１は選択線ＷＣ３−Ｘｎに形成されるＭＯＳトラン
ジスタを選択トランジスタとする。このような選択トラ
ンジスタを形成するために、領域５９にはマスクパター
ン５３を用いてチャンネル形成阻止のためのイオン注入
が行われる。このマスクパターンは２層目のポリシリコ
ン層の下部に対して行うプログラムと同じプロセスで行
うことができる。これら各選択線ＷＣ５・Ｘｎ、ＷＣ３
−Ｘｎに形成されるＭＯＳトランジスタは、そのチャン
ネル方向がメモリトランジスタのチャンネル方向と同じ
であるために、ワードＩｓ　ｗ　＋〜Ｗ、の部分と同様
に、セルファラインでチャンネルストッパー領域を容易
に形成することができ、占有面積の縮小化や高集積化に
有利である。

また、ビット線Ｂ　）　＋ｌ　　Ｂｔｉ、　　Ｂ　１）
＋　Ｂ　ＩＩのパターンは、ワード線Ｗ、の下部からそ
れぞれ始まるが、ビット線ＢＩ！、Ｂ■はその端部５５
は選択線ＷＢＳ−Ｘｎの下部までであり、ビット線Ｂ１
．。

Ｂ、は選択線ＷＢＳ・Ｘｎの下部に亘る範囲で形成され
る。このようなパターンにすることで、チャンネル方向
とＸ方向とするＭＯＳトランジスタが、各選択線ＷＢＳ
　−Ｘｎ、ＷＢＳ　−Ｘｎに形成される。従って、占有
面積の縮小化に有利である。

このビット線側でもビット＆１）８１ｇ、Ｂ！１と不純
物拡散領域との間の領域６１は、プログラム時に使用さ
れるマスクパターン５３を用いてチャンネルストッパー
領域とされる。

主ピット線Ｂ＋、Ｂｔ及び主カラム線Ｃ，，Ｃ。

は図中Ｙ方向に延在されるアルミニウム系配線層からな
る。これら主ピット線Ｂ、、Ｂ！、主カラムｇｃ＊　、
ＣＩは互いに平行な帯状のパターンとされる。従って、
微細化に有利である。また、これら主ピット線Ｂ＋、Ｂ
ｉ及び主カラム線Ｃｏ、Ｃ＋は、コンタクトホール５２
の領域でシリコン基板４１の表面に形成された不純物拡
散領域に接続する０本実施例の読み出し専用メモリ装置
では、主ビット！ｉ！Ｂ＋、Ｂｇ　と主カラム線Ｃ，，
Ｃ，のコンタクトホール５２がセルブロックのＹ方向に
おいて、振り分けられて形成される。このためＸ方向に
隣接してコンタクトホール５２が並ぶこともなく、集積
化に有利である。

セルの構造（第７図〜第１−１図）次に、第７図〜第１）図を参照して、メモリセル部分の
構造について説明する。

第７図は２層ポリシリコン層構造の本実施例のＲＯＭの
セルの部分の平面図である０図中、斜線領域は、ｐ型の
半導体基板１０１の表面に形成された厚い酸化膜１０２
を示し、それぞれ帯状のパターンで互いに平行に図中Ｙ
方向に延在されている。この厚い酸化膜１０２の下部に
ソース・ドレイン領域１０７が整合的に形成される。そ
して、これら厚い酸化膜１０２と直交する方向である図
中Ｘ方向に、互いに平行な複数の帯状のパターンに形成
される第１の電極層である第１層目のポリシリコンＪＷ
１０３及び第２の電極層である第２Ｎ目のポリシリコン
層１０４が形成される。第ｔ１目のポリシリコン１ｉ１
０３は、互いに平行な帯状のパターンで形成され、隣接
するパターン同士では幅Ｉ１）の間隔を有している。第
２層目のポリシリコン層１０４は、その第１層目のポリ
シリコン層１０３同士の間の領域を覆って形成され、そ
れぞれＹ方向の端部の一部が第１層目のポリシリコン層
１０３の端部上に平面上型なる。従って、Ｙ方向には略
間隔を開けずにメモリトランジスタが並列に形成されて
いることになり、当該読み出し専用メモリ装置を高集積
度にすることができる。

略正方形のパターン１０５は第１層目のポリシリコンＮ
１０３の下部へのイオン注入によるプログラムのマスク
の窓部であり、略正方形のパターン１０６は第２層目の
ポリシリコン層１０４の下部へのイオン注入によるプロ
グラムのマスクの窓部である。これら各パターン１０５
．１０６は、Ｙ方向でそれぞれポリシリコンＮ１０３，
１０４の幅よりも広くされ、また、Ｘ方向で一対の厚い
酸化１９１０２．１０２に亘るような大きな開口部とな
る。パターン１０５を用いたイオン注入の際には、レジ
ストマスクと共に一対の厚い酸化膜ｌＯ２，１０２もマ
スクの一部として機能する。そして、Ｙ方向にはみ出し
た部分は、第１層目のポリシリコン層１０３と整合的な
エツチングによって削り取られるために、マスクずれに
強い、また、パターン１０６を用いたイオン注入の際に
は、レジストマスクと共に一対の厚い酸化１！１）０２
，１０２及び第１層目のポリシリコン層１０３がマスク
として機能するために、マスクずれに強いものとなる。

従って、集積度が高くなって行っても、確実にプログラ
ムすることができる。

第８図及び第９図は図中Ｘ方向の断面である。

第８図は第２層目のポリシリコン層１０４のところで切
断した断面であって、ｐ型のシリコン基板１０１の表面
には、表面上で離間した厚い酸化膜１０２．１０２が形
成されている。その下部のシリコン基板１０１の表面に
は、ｎ゛型の不純物領１−１ｉ　１０７が整合的に形成
されている。このｎ゛型の不純物領域１０７がメモリト
ランジスタのソース・ドレイン領域として機能する。一
対の上記厚い酸化膜１０２，１０２に挟まれた領域の基
板表面は削られて深くなっており、溝１０９が形成され
ている。この溝１０９の底面及び側面には、上記厚い酸
化膜１０２よりも薄く形成されたゲート酸化ＩＩ！１０
Ｂが形成される。そして、ゲート酸化膜１０８上から上
記厚い酸化膜１０２上に亘り、さらに他のメモリトラン
ジスタにかかるゲート酸化膜１０Ｂ上に亘って延在され
るように、第２層目のポリシリコン層１０４が断面上連
続的に形成されている。このポリシリコン層１０４は一
対の上記厚い酸化膜１０２，１０２に挟まれたｗＩ域で
ゲート酸化膜１０８に接して形成され、それら厚い酸化
膜１０２，１０２では十分にｎ゛型の不純物領域１０７
と分離されている。第９図は、同じ第７図のＸ方向の断
面であるが、第１層目のポリシリコン層１０３のところ
を断面としたものである。この第９図の断面では、第８
図と同様に、離間して厚い酸化Ｍ１０２がシリコン基板
１０１上に形成され、その厚い酸化Ｍ１０２の下部には
整合的にｎ゛型の不純物領域１０７が形成される。

このｎ０型の不純物領域１０７がメモリトランジスタの
ソース・ドレイン領域として機能することになる。しか
し、一対の厚い酸化膜１０２の間の領域では、シリコン
基板１０１は削られておらず、単に基板主面上にゲート
酸化１）！１０Ｂが形成されているだけである。第１層
目のポリシリコン層１０３は、基板主面上に形成された
ゲート酸化Ｍ！１０８上から、断面方向に沿って厚い酸
化膜１０２上まで延在され、さらに他のメモリトランジ
スタのゲート酸化膜１０８上まで連続的に形成されてい
る。

次に、第１Ｏ図及び第１）図は第７図のＹ方向の断面で
あり、第１Ｏ図は厚い酸化膜１０２のところで切断した
断面図である。この断面では、ｐ型のシリコン基板１０
１の表面部分では直線状のｎ゛型の不純物領域１０７上
に沿って厚い酸化膜１０２が形成される。この厚い酸化
ＷＡＩＯ２上には、それぞれ第１層目のポリシリコン層
１０３と第２層目のポリシリコン層１０４が交互に形成
される。第１層目のポリシリコン層１０３の端部上には
、第２層目のポリシリコン１）１０４の端部が図示しな
い層間絶縁膜を介して重なっている。第１）図は各メモ
リトランジスタのチャンネル形成領域に対応する部分の
断面である。この断面では、第２層目のポリシリコン層
１０４に対応する領域のシリコン基板１０１の表面が削
られて深くされる。そして、第２層目のポリシリコン層
１０４は、その深くされた溝１０９上にゲート酸化膜１
０Ｂを介して形成される。第１層目のポリシリコン層１
０３は、基板主面に形成されたゲート酸化膜１０８上に
形成される。メモリトランジスタは、各ポリシリコン層
１０３，１０４毎に形成される。

従って、第１）図の断面方向で隣接するトランジスタ同
士では、チャンネル形成領域の基板主面の高さが異なる
ことになる。これらチャンネル形成領域には、第１０図
に示すように、選択的にｐ型の不純物が導入されて、不
純物領域１）０，１）１が形成される。この不純物領域
１）０．１）１がチャンネ形成ｓｕｍに形成されたメモ
リトランジスタは、ワード線が電位が上昇することで選
択された場合でもオン状態とならず、一対のソース・ド
レイン領域となるｎ°型の不純物領域１０７゜１０７の
間が導通することがない。一方、ｐ型の不純物領域が形
成されないメモリトランジスタでは、一対のソース・ド
レイン領域となるｎ０型の不純物領域１０７，１０７の
間が選択時に導通する。この動作上の差異により、プロ
グラムしたデータを読み出すことができる。

このような構造の本実施例の読み出し専用メモリ装置は
、ソース・ドレイン領域となるｐ型の不純物領域１０７
が、厚い酸化膜１０２の下部に形成されているために、
高集積化が可能であり、ＲＯＭの大容量化を図ることが
できる。また、そのメモリセルの構造はＮＯＲ型となる
ことから、メモリトランジスタは共通のソースと共通の
ドレインの間に並列して形成される。このためにメモリ
セルの駆動能力は、トランジスタの数に応じて変化する
ようなことはなく、十分な駆動能力で確実且つ高速なデ
ータの読み出しが可能である。また、本実施例の読み出
し専用メモリ装置では、電極層が２層のポリシリコン層
１０３，１０４から構成され、第２層目のポリシリコン
層１０４を第１層目のポリシリコン層１０３同士の間の
領域に平行に形成することで、メモリトランジスタを厚
い酸化膜１０２の長手方向に沿って間隔をあけずに詰め
て配置することができる。このため高集積化に有利であ
り、特に第１層目のポリシリコン層１０３の下部と第２
層目のポリシリコン層１０４の下部に段差を与えること
で、確実なプログラムが可能である。

ソース・ドレイン領域の形成プロセス（第１２図ａ〜第
１２図Ｃ）次に、ソース・ドレイン領域となるｐ型の不純物領域１
２３を厚い酸化膜１２４の下部に整合的に形成する方法
について、第１２図ａ〜第１２図Ｃを参照しながら説明
する。

はしめに、ｐ型のシリコン基板１２０上にパッド酸化膜
を介してシリコン窒化膜からなる耐酸化膜１２１を形成
する。そして、その耐酸化１）９１２１、上にレジスト
層１２２を塗布する０次に、このレジスト層１２２を厚
い酸化膜を形成すべきパターンに選択的に露光し現像す
る。このパターンは、メモリセルアレイの領域で、互い
に平行な帯状に開口されるパターンとされる。Ｍいて、
このようなパターンとされたレジスト層１２２を用いて
耐酸化膜１２１のパターニングを例えばＲＩＥ法等を用
いて行う０次に、第１２図ａに示すように、上記レジス
ト層１２２及び耐酸化１）１２１をマスクとして、ｎ型
の不純物例えば砒素イオンを高濃度にイオン注入により
打ち込む、このイオン注入によりシリコン基板１２０の
表面には、互いに平行な帯状のパターンでｎ型の不純物
領域１２３が形成される。このｎ型の不純物領域１２３
は、通常のフィールド酸化膜の下部に形成されるチャン
ネルストッパー領域の形成と同様に形成できるものであ
る。

次に、レジスト層１２２をアッシング等により除去し全
体を酸化する。この酸化によって、耐酸化１）１）２１
が形成されていない領域すなわち上記ｎ型の不純物領域
１２３が形成された領域の表面には、第１２図すに示す
ように、厚い酸化膜（ＬＯＧＯ３）１２４が形成される
。このように耐酸化膜１２１をマスクとして厚い酸化１
）ｉ１２４を形成することで、ｎ型の不純物領域１２３
と整合的に重なり合った厚い酸化膜１２４が得られる。

続いて、上記耐酸化膜１２１を除去し、耐酸化膜１２１
が形成されていた領域を酸化して、第１２図Ｃに示すよ
うに、ゲート酸化１）！１２５を形成する。このゲート
酸化膜１２５は上記厚い酸化膜１２４よりも薄い膜厚を
有する。

以下、プログラムのための不純物の打ち込みや電極層の
形成等が行われる。

プログラム及び電極層形成プロセス（第１３図ａ〜第１
３図Ｃ）次に、第１３図ａ〜第１３図Ｃを参照しながら、これら
プログラムの不純物の選択的な打ち込みや電極層の形成
工程について説明する。

まず、第１３図ａに示すように、シリコン基板１３０の
ゲート酸化膜１３１の下部に、選択的に不純物をイオン
注入する。このイオン注入には所要のマスク１３２が使
用され、そのマスク１３２の開口部１３４では不純物が
透過した基板表面に打ち込まれる。打ち込まれる不純物
は例えばボロン等のｐ型の不純物であり、マスク５１３
２の開口部１３４は、実質的にメモリトランジスタのチ
ャンネル形成領域となる領域よりも広いものにできる。

これは前記厚い酸化膜がマスクの一部として機能するた
めであり、さらに次に説明するように、エツチングによ
って第１層目のポリシリコン層からはみ出した領域の基
板表面を削るため、広い面積でイオン注入しても問題が
生じない、なお、マスク１３２は、例えばレジスト層等
により構成される。上記不純物が打ち込まれた領域１３
３は、その閾値電圧が高い電圧とされたトランジスタの
チャンネル形成領域となる。

次に、マスク１３２を除去し、ゲート酸化ｔｉｌ１３１
上の全面に、第１層目のポリシリコン層１３５を形成す
る。この第１層目のポリシリコン層１３５は、厚い酸化
膜の長手方向である断面図の面内方向とは垂直な方向に
互いに平行なパターンで帯状にパターニングされる。こ
のような第１層目のポリシリコン層１３５のパターニン
グの後、第１層目のポリシリコン層１３５同士の間の領
域のゲート酸化Ｗｊ４１３１を除去し、さらに露出した
シリコン基４Ｊｉ１３０を表面からエツチングによって
削って、溝１３６を第１ＩＩ目のポリシリコン層１３５
と整合的に形成する。このエツチング時には、広めに形
成された不純物領域１３３の端部が削られる。不純物領
域１３３の端部がそのエツチングで削られることで、確
実に第１層目のポリシリコン層１３５の下部のみがプロ
グラムされていることになる。

このように第１層目のポリシリコン層１３５と整合的に
溝１３６を形成した後、第１３図すに示すように、選択
的に不純物を打ち込むための開口部１３８を有したマス
ク１３７を形成する。この開口部１３８は、第２層目の
ポリシリコン層を形成すべき領域に選択的に窓、を形成
したものであり、開口部１３Ｂの大きさは、実際に第２
層目のポリシリコン層１３６の下部でチャンネル領域と
なる領域よりも大きなものとされる。これは既に形成さ
れている第１層目のポリシリコン層１３５と厚い酸化膜
がマスクの一部として機能するためであり、このように
整合的にプログラムが行われることで、高集積化を図っ
た場合でも十分なデータの書き込みが可能である。そし
て、このマスク１３７を用いてｐ型の不純物例えばボロ
ンをイオン注入し、選択的に溝１３６にかかるＭ域に不
純物を打ち込む、このように不純物の打ち込まれた領域
１３９も前記領域１３３と同様に、閾値電圧の高いトラ
ンジスタのチャンネル形成領域として用いられる。

次に、マスク１３７を除去し、層間酸化膜及びゲート酸
化膜１４０を熱酸化等により形成する。

眉間酸化膜は、第１層目のポリシリコン層１３５の表面
を被覆する。また、ゲート酸化膜１４０は上記溝１３６
の側壁及び底面を酸化して形成される。このように層間
酸化膜及びゲート酸化１３１４０を形成した後、全面に
第２層目のポリシリコン層１４１を例えばＣＶＤ法によ
り形成する。この第２層目のポリシリコン層１４１は、
上記溝１３６の側壁及び底面に沿って形成される。この
ように第２層目のポリシリコン１ｉｉ１４１を全面に形
成した後、その第２層目のポリシリコン７１）４１をパ
ターニングする。そのバターニングは、第２層目のポリ
シリコン層１４１を互いに平行な帯状のパターンとする
ように行われ、第２層目のポリシリコン層１４１は、第
１層目のポリシリコンＨ１３５同士の間に形成された溝
１３６を覆って断面方向の端部の一部が該第１Ｎ目のポ
リシリコン層１３５の端部上に眉間酸化膜を介して重な
るようなパターンとされる。第２層目のポリシリコン層
１４１を形成した後、さらに眉間絶縁膜としてのシリコ
ン酸化膜（例えばＰＳＧ）、’１４２が形成され、さら
にそのシリコン酸化膜１４２の上部にアルごニウム系配
線層１４３が所要のパターンで形成される。このアルミ
ニウム系配線Ｎ１４３は、厚い酸化膜の下部のｎ゛型の
不純物領域に接続される主ビット線或いは主カラム線と
して機能する。

以下、通常のプロセスに従い、パンシベーシゴン膜の形
成等を行って読み出し専用メモリ装置を完成する。

上述の読み出し専用メモリ装置の製造方法では、ソース
・ドレイン領域となる不純物領域１２３が厚い酸化膜１
２４の下部に形成されているために、ポリシリコン層と
整合的にプログラムのための不純物を導入してもソース
・ドレイン領域への影響がない、また、２Ｍのポリシリ
コン層を形成し、さらに第１層目のポリシリコン層１３
５と整合的に溝１３６を形成するために、プログラムの
ための不純物を導入するマスク１３２，１３７の開口部
１３４，１３８は広めのパターンで良く、マスクの合わ
せずれに強いものとなる。また、第１層目のポリシリコ
ン層１３５と第２層目のポリシリコン層１４１を並列に
並べ且つ薄い眉間酸化膜のみを介して十分に近接して配
置させる構造とすることで、メモリセルの高密度な配置
が可能となる。

なお、上述の説明では、２層目のポリシリコン層の下部
に溝１３６を形成する構造としたが、プログラムのマス
ク合わせの問題が解決できれば、必ずしも溝を形成しな
くとも良い。また、電極層としては、ポリシリコン層に
限定されず、高融点金属シリサイド、ポリサイド構造、
高融点金属層等であっても良い、また、絶縁膜の材料も
酸化膜に限定されず、窒化膜等を組み合わせた構造にす
ることもできる。

列選択回路のレイアウト（第１７図）第１７図は列選択回路の一部分のレイアウトである０図
中、散点を付した領域は、ポリシリコン層であり、列デ
コーダーからの信号Ｙ、〜Ｙ、が供給される信号綿７１
となっている。これら各信号線はＹ方向に帯状に延在さ
れており、Ｘ方向に一定の間隔１２を以て配されている
。この間隔１２は、前述のように主ビット線や主力う五
線がそれぞれ２本のビット線とカラム線に分けられるた
めに、メモリセルのピッチの２倍の間隔に対応する。

図中Ｙ方向には、さらに主カラム線Ｃ８，Ｃｚ、Ｃｓと
主ビット線Ｂ１．Ｂｔ、Ｂｉが交互にそれぞれ帯状のパ
ターンで図中斜ｆＩ領域で示すように形成されている。

これら主カラム線Ｃ１Ｃｚ、Ｃｓ　と主ビット線Ｂ＋、
Ｂ２．Ｂｓはそれぞれアルミニウム系配線層からなる。

シリコン基板７０上には、拡Ｉ！Ｉ領域からなる接地４
９７２が形成されている。この接地線７２は、主ビット
線Ｂ、、Ｂ、、Ｂ、の下部でＹ方向に延在され、その延
在された領域７３が、選沢トランジスタＴｃのソース・
ドレイン領域の一方となる。すなわち、選択トランジス
タＴｃは、そのゲート電極が上記信号線７１からなり、
他方のソース・ドレイン領域は領域７４である。この領
域７４は、その表面に形成されたコンタクトホール７５
を介して各主カラム線Ｃ＋、Ｃｚ、Ｃｓに接続する。従
って、信号線７１の電位によって、領域７４と領域７３
が導通し、主カラム線Ｃ＋、Ｃｚ、Ｃｓの電位は選択的
に接地電位とされる。１つの延在された領域７３は、２
つの選択トランジスタＴｃの共通のソース・ドレインと
なる。また、１つコンタクトホール７５の下部の領域７
４も２つの選択トランジスタＴｃの共通のソース・ドレ
インとなる。従って、集積度が高いものとなる。

図中Ｘ方向に延在されるパターンでアルミニウム系配線
層からなるデータバス線７６が形成されている。このデ
ータバス線７６は、コンタクトホール７７を介して拡散
領域７８に電気的に接続する。この拡散領域７８は上記
信号線７１を挟んで拡散領域７９と対向する。これら拡
散領域７８７９は選択トランジスタＴ、のソース・ドレ
イン領域として機能し、信号線７１はそのゲート電極と
なる。各拡散ｆ＋ｉ域７９はコンタクトホール８０を介
して主ピット線Ｂｌ＋ＢＬＢ３に電気的に接続される。

従って、主ピット線Ｂ　Ｉ　Ｂ　ｔ、　Ｂ　ｚに現れた
電位（データ）は、選択された信号１７１の列だけがデ
ータバス線７６に電気的に接続されることになり、セン
スアンプを介して増幅されて、出力されることになる。

第２の実施例本実施例は第１の実施例のＲＯＭの変形例であり、特に
その列選択回路の回路構成が異なる例である。なお、回
路の他の部分については、同様の構成を有することから
、その説明の簡略化のために列選択回路の部分について
だけ第１４図を参照しながら説明する。

列選択回路２ａは、メモリセルブロックｌの主ピット線
Ｂ、Ｂｉ、Ｂｓと主カラム線Ｃ，，Ｃ，に選択的にデー
タバス線と接地線を電気的に接続させるための回路であ
り、信号Ｙ、、Ｙ、に基づいて制御される。

本実施例の列選択回路２ａでは、主カラム線ＣＩ　＋Ｃ
ｔは直接的に信号Ｙ１．Ｙｔに基づいて制御される。す
なわち、主カラム線Ｃ１はＭＯＳトランジスタＴ３Ｓを
介して接地線に接続され、そのＭＯＳトランジスタＴ）
５のゲートは信号Ｙ１が供給される。また、主カラム線
Ｃ１はＭＯＳトランジスタＴｓｓを介して接地線に接続
され、そのＭＯＳトランジスタＴ３１のゲートは信号Ｙ
、が供給される。

次に、主ピット線Ｂｌ、Ｂ１．Ｂ３は、信号Ｙ１．Ｙ！
により制御されるが、さらに同じ群内での選択されるビ
ット線に応じて主ピット線Ｂ、Ｂｉ、Ｂｓを選択する必
要があるために、選択線ＷＢＳ、ＷＣ３，ＷＢＳ、ＷＣ
５の各信号によって動作するＭＯＳトランジスタが設け
られている。すなわち、主ビット線Ｂ、は直列接続され
たＭＯＳトランジスタＴｓａ、　Ｔｓ。を介して電気的
にデータバス線に接続される。主ピット線Ｂ、は直列接
続されたＭＯＳトランジスタＴ。、Ｔ３！を介して電気
的にデータバス線に接続される経路と、直列接続された
ＭＯＳトランジスタＴ、、、Ｔ、、を介して電気的にデ
ータバス線に接続される経路の２つの経路によってデー
タバス線に接続される。主ビット’ＩＡ　Ｂ　ｓは直列
接続されたＭＯＳトランジスタＴ３．、Ｔ、。

を介して電気的にデータバス線に接続される。なお、主
ピン）Ｂ、、Ｂ、も２つの経路を有するものにできるが
、その図示は簡単のために省略する。

ＭＯＳ　）う７ジス５’　Ｔｚｏ、　Ｔｓ＋は選択線Ｗ
ＢＳ。

ＷＣ８の信号の論理積によってオン状態にされ、ＭＯＳ
トランジスタＴｘｚ、　　Ｔ３３は選択線ＷＢＳ。

ＷＣ３の信号の論理和によってオン状態にされる。

従って、ＭＯＳトランジスタＴ、。、Ｔ、２は同時にオ
ン状態になることがなく、ＭＯＳトランジスタＴｆｆｌ
、　Ｔｆｆ３も同時にオン状態になることはない。

従って、信号Ｙ＋　、Ｙｚにより成る群が選択された場
合でも、択一的に主ピット線Ｂ１．Ｂｚ、Ｂｓが選択さ
れ、さらにビット線やカラム線の選択動作を伴って１つ
のセルのデータが読みだされることになる。

このような本実施例の列選択回路２ａでは、第１の実施
例の列選択回路２に比較して、トランジスタの個数が大
幅に減少する。従って、列選択回路２ａの占有面積の縮
小化が容易となる。

第３の実施例本実施例は第１の実施例のＲＯＭの変形例であり、特に
主ビット線と主カラム線のプリチャージを行って高速な
読み出しを行うために、その負荷回路と列選択回路の回
路構成が異なる例である。

なお、回路の他の部分については、同様の構成を有する
ことから、その説明の簡略化のために異なる回路の部分
についてだけ第１５図及び第１６図を参照しながら説明
する。

この第３の実施例のＲＯＭは、第１５図に示すように、
第１の実施例と同様なメモリセルブロック１を有してい
る。このメモリセルブロックｌには、ワード線の延長方
向と垂直な方向に延在される主ビット線Ｂ１．Ｂｚ、Ｂ
ｉ　と主カラム線ＣＩ＋Ｃ！を有している。また、これ
ら各土ビット線と主カラム線からは、第１の実施例と同
様に、それぞれ２本ずつのビット線とカラム線がそれぞ
れ別れて設けられる。

このメモリセルブロックｌのビット線の延長方向の端部
には、負荷回路３ａが設けられている。

この負荷回路３ａは主ビット線Ｂｌ、Ｂ２．Ｂ３と主カ
ラム線Ｃ，，Ｃ，に所要のインピーダンスを与えるＭＯ
ＳトランジスタＴ４゜、　ＴＳＩ、　　Ｔａａ。Ｔ　４
＆。

Ｔｌ８を有する他に、プリチャージを行うためのＭＯＳ
トランジスタＴ　４１）　Ｔｌ２．　　Ｔａｓ、　　Ｔ
ｎ、＋　Ｔｌ１）を有する。ＭＯＳトランジスタＴ、。

、Ｔ４□＋　　７４４＋Ｔ、、、Ｔ、、の一方のソース
・ドレイン領域は、電源線に接続され、他方のソース・
ドレイン領域は、主ビット線又は主カラム線に接続され
る。これらＭＯＳトランジスタＴ４６．　Ｔ４！ｌ　　
Ｔｌ４１　　Ｔｌ６１　Ｔａｇのゲートには共通に信号
Φ１が供給される。また、ＭＯＳトランジスタＴ、、、
Ｔ、、、Ｔ４Ｓ、　　Ｔ、、、Ｔ、。

の一方のソース・ドレイン領域も主ビット線又は主カラ
ム線に接続され、他方のソース・ドレイン領域も同様に
電源線に接続される。これらＭＯＳトランジスタＴ□＊
　Ｔ４ｓ、　　Ｔ４ｓ、　　Ｔａｔ＋　”ａ＊のゲート
には共通に信号Φ２が供給される。この信号Φ２は、次
に説明するように、選択されるメモリトランジスタが切
り替わる時に、″Ｈ″レベルとなる。この信号Φ２が″
Ｈ″レベルとなった時に、プリチャージが行われる。

メモリセルブロックｌのビット線の延長方向のもう一方
の端部には、列選択回路２ｂが配設されている。この列
選択回路２ｂは、第１の実施例の列選択回路２と同様の
構造を有しているが、ＭＯＳトランジスタＴｌｌ、Ｔ　
ＩＬ　　Ｔ＋ｓ＋　　Ｔｕｂと接地線の間に、スイッチ
として機能するＭＯＳトランジスタ’ｒｓ＠、　　’ｒ
、、、　Ｔｓｔ＋　Ｔｓｓが形成されている。

これらＭＯＳトランジスタＴｓｏ、　　ＴＳＩ、　ＴＳ
Ｉ、Ｔｓのゲートには、信号Φ、が供給されており、信
号Φ２が“Ｈ”レベルの時にオン状態になり、信号Φ２
が“Ｌ″レベル時にオフ状態になる。ＭＯＳトランジス
タＴ、。＋　　Ｔｓ＋＋　’ｒｓ！、　　”ｒｓ！がオ
フ状態になることで、主カラム線Ｃ，，Ｃ，は接地レベ
ルから切り離され、従って、有効なプリチャージが可能
となる。

次に、第１６図を参照して、第３の実施例のＲＯＭの動
作について簡単に説明する。なお、本実施例の動作は、
第１の実施例の動作にプリチャージ動作が加わったもの
であるので、簡単のため、そのプリチャージ動作につい
て説明する。

成るサイクルの初めでは、信号Φ２が“Ｌ”レベルから
°“Ｈルーベルに立ち上がり、その結果、負荷回路３ａ
のＭＯＳトランジスタＴ　４１＋　’ｒ４３゜Ｔ　ａｓ
＋　　Ｔａｑ＋　ＴＳＩがオン状態にされる。また、信
号Φ２が立ち下がることから、列選択回路２ｂのＭＯＳ
トランジスタＴｓｏ、　　ＴＳＩ、　Ｔｓｚ＋　ＴＳ３
がオフ状態になる。その結果、主カラム線Ｃ＋、Ｃｇや
主ビット線Ｂ、、Ｂ、、Ｂ、の電位は電源電圧Ｖｃｅ側
に引き上げられる。

このようなプリチャージが行われた後、メモリセルブロ
ックｌのメモリトランジスタの駆動が開始する前に、再
び信号Φ２は“Ｌ″レベルされ、信号Φ、は”Ｈ’レベ
ルにされる。これでＭＯＳトランジスタＴ　４１）　’
ｒ４２．　　Ｔ４Ｓ、　　Ｔ４？ｌ　Ｔｌ４がオフ状態
にされ、ＭｏＳトランジスタＴ、。、ＴｌＴ　ｓ　ｔ　
＊　Ｔ　ｓ　３がオン状態になる。これでデータの読み
出しが可能な状態になり、以下、第１の実施例と同様に
読み出し動作が行われる。

このような第３の実施例のＲＯＭでは、主ビット線や主
カラム線のプリチャージが行われるために、高速なデー
タの読み出しが可能となる。

なお、上述の実施例では、１本の主ビット線や主カラム
線に対して、２本ずつのビット線やカラム線が対応する
例について説明したが、これに限定されるものではない
。

〔発明の効果〕

本発明の読み出し専用メモリ装置は、ＮＯＲ型セルを有
しているために、そのメモリセルの駆動能力は高いもの
となる。そして、本発明の読み出し専用メモリ装置では
、ビット線とカラム線が交互に配置され且つ定常的にビ
ット線又はカラム線として使用される。従って、第２の
選択手段と第３の選択手段を、１つの群をなす範囲のビ
ット線とカラム線の間隔の内部に収まるように形成すれ
ば良くなることになり、ワード線の延長方向での余裕が
生ずる。特にそれら第２の選択手段と第３の選択手段を
ＭＩＳトランジスタで形成した時は、そのチャンネル方
向をメモリトランジスタと同し方向にすることもでき、
チャンネルストッパー領域等をメモリセルと同様に整合
的に形成することができるようになる。従って、高ｆＪ
Ｅ　ｂｔ化を進める場合に有利である。

またセルのブロック分割によって、負荷回路や列選択回
路の共通化が可能となり、占有面積の縮小化が容易とな
る。

【図面の簡単な説明】

第１図は本発明の読み出し専用メモリ装置の一例の要部
の回路図、第２図のその一例の動作を説明するためのタ
イミングチャート、第３図は上記−例の全体のブロック
構成を示す図、第４図は上記−例をブロック分割した場
合の構成を示すブロック図、第５図は上記−例の電極層
を１層ポリシリコンで構成した場合のレイアウト、第６
図は上記−例の電極層を２層ポリシリコンで構成した場
合のレイアウト、第７図は上記−例のメモリセル部分の
レイアウト、第８図は第７図の■−■線断面図、第９図
は第７図のＩＸ−ＩＸ線断面図、第１０図は第７図のＸ
−Ｘ線断面図、第１）図は第７図のＸＩ−ＸＩ線断面図
、第１２図ａ〜第１２図Ｃは上記−例のメモリトランジ
スタのソース・ドレイン領域を形成する工程を説明する
ためのそれぞれ工程断面図、第１３図ａ〜第１３図Ｃは
上記−例のメモリトランジスタのプログラム及び電極層
の形成工程を説明するためのそれぞれ工程断面図、第１
４図は本発明の読み出し専用メモリ装置の他の一例の要
部の回路図、第１５図は本発明の読み出し専用メモリ装
置のさらに他の一例の要部の回路図、第１６図は第１５
図に示した読み出し専用メモリ装置の一例の動作を説明
するためのタイごングチャート、第１７図は第１図に示
した読み出し専用メモリ装置の一例の列選択回路のレイ
アウト、第１８図は従来の読み出し専用メモリ装置の一
例の要部の回路図、第１９図はその従来の一例のレイア
ウトである。Ｍ、〜Ｍ、・・・メモリトランジスタＴ　＋　〜Ｔ　、、　Ｔ　、〜Ｔ　ｔｚ、　　Ｔ　ｚｏ
”’Ｔｓｚ−Ｍ　ＯＳランジスタＢ１〜Ｂ、・・・主ビット線ｃ、、Ｃ２・・・主カラム線Ｂ＋ｚ、Ｂ、、Ｂｚ□　Ｂ１・・・ビット線ＣＩ１．　
　ＣＩ！、　　ｃｚ＋、　　Ｃ２１・・カラム線ｌ・・
・メモリセルブロック２．２ａ、２ｂ・・・列選択回路３．３ａ・・・負荷回路２１〜２４・・・ＡＮＤ回路ト

Claims

【特許請求の範囲】

（１）プログラムされるデータに従って選択的に高い閾
値電圧若しくは低い閾値電圧とされるＭＩＳトランジス
タからなり行列状に配列されるセルと、上記各セル行毎
に共通とされ上記ＭＩＳトランジスタのゲートとされる
ワード線と、上記ワード線と略直交して配置され各セル列の上記ＭＩ
Ｓトランジスタで共通にソース・ドレインの一方とされ
且つ隣接するセル列の一方と共通にデータ読み出しに用
いられるビット線と、上記各ビット線の間に該ビット線
と交互に配置されるように各々略平行して配され且つ隣
接するセル列の他方と共通に用いられ各セル列の上記Ｍ
ＩＳトランジスタで共通にソース・ドレインの他方とさ
れると共に選択時の上記ワード線の電圧に対して上記Ｍ
ＩＳトランジスタの上記低い閾値電圧以上であって上記
高い閾値電圧以下の電位差が選択時に与えられるカラム
線と、各々複数本の上記ビット線と上記カラム線からなる群を
選択する第１の選択手段と、上記各群の中での上記ビット線を選択する第２の選択手
段と、上記各群の中での上記カラム線を選択する第３の選択手
段を有することを特徴とする読み出し専用メモリ装置。
（２）第２及び第３の選択手段はＭＩＳトランジスタか
らなることを特徴とする請求項（１）記載の読み出し専
用メモリ装置。
（３）ビット線とカラム線は共に帯状のパターンで基体
上に形成され、その帯状のパターンの長手方向と略直交
な方向が第２及び第３の選択手段を構成するＭＩＳトラ
ンジスタのチャンネル方向とされることを特徴とする請
求項（２）記載の読み出し専用メモリ装置。
（４）第２の選択手段はセルアレイを挟んで第３の選択
手段と対向して配置されていることを特徴とする請求項
（１）又は（３）記載の読み出し専用メモリ装置。
（５）行列状のセルはビット線の方向にブロック分割さ
れ、それら各ブロックで第１の選択手段は共通とされる
ことを特徴とする請求項（１）記載の読み出し専用メモ
リ装置。
（６）各ビット線と各カラム線の終端部には負荷回路が
設けられてなることを特徴とする請求項（１）記載の読
み出し専用メモリ装置。
（７）行列状のセルはビット線の方向にブロック分割さ
れ、それら各ブロックで負荷回路は共通とされることを
特徴とする請求項（６）記載の読み出し専用メモリ装置
。