JPH03142952A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03142952A JPH03142952A JP1282396A JP28239689A JPH03142952A JP H03142952 A JPH03142952 A JP H03142952A JP 1282396 A JP1282396 A JP 1282396A JP 28239689 A JP28239689 A JP 28239689A JP H03142952 A JPH03142952 A JP H03142952A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に関するもの
で、特に高耐圧素子の素子間分離に関するものである。
で、特に高耐圧素子の素子間分離に関するものである。
従来、例えば高耐圧パワー素子と論理回路とを１チツプ
上に搭載する複合素子を形成する場合にはパワー素子と
論理回路の素子間分離が必要となる。なお、パワー素子
において駆動可能な電流量を向上させるには論理部を形
成するのと同じ面にソース及びゲートをまた反対の面に
はドレインを形成する、いわゆる縦型の素子が不可欠で
ある。
上に搭載する複合素子を形成する場合にはパワー素子と
論理回路の素子間分離が必要となる。なお、パワー素子
において駆動可能な電流量を向上させるには論理部を形
成するのと同じ面にソース及びゲートをまた反対の面に
はドレインを形成する、いわゆる縦型の素子が不可欠で
ある。
すなわち、この縦型のパワー素子と論理部を電気的に分
離することのできる構造が必要とされる。
離することのできる構造が必要とされる。
いわゆる素子間分離技術としてはＰＮ接合による素子間
分離が一般的に知られている。このＰＮ接合による素子
間分離方法は、Ｐ型半導体素子上にＮ型エピタキシャル
層を形成し、このエピタキシャル層の表面からＰ型基板
に達するまで拡散によってＰ″層を設け、このＰ″層に
よってパワー素子部と論理回路部を分離するものである
。これにより、論理回路部をＰ″層により囲んだ状態で
ＰＮ接合が形成され、高電圧発生時にはこのＰＮ接合が
逆バイアスされ、論理部は他の領域と電気的に分離する
ことができる。
分離が一般的に知られている。このＰＮ接合による素子
間分離方法は、Ｐ型半導体素子上にＮ型エピタキシャル
層を形成し、このエピタキシャル層の表面からＰ型基板
に達するまで拡散によってＰ″層を設け、このＰ″層に
よってパワー素子部と論理回路部を分離するものである
。これにより、論理回路部をＰ″層により囲んだ状態で
ＰＮ接合が形成され、高電圧発生時にはこのＰＮ接合が
逆バイアスされ、論理部は他の領域と電気的に分離する
ことができる。
しかしながら、この方法は３００ｖ以上のパワー素子を
形成する場合には分離用拡散層の拡散−深さが４０μｍ
以上となり、素子間分離構造形成のための拡散により横
方向の拡散幅が増大し、素子形成に利用できる面積の損
失が大きくなってしまう、更にパワー素子部の外周上に
は、高耐圧を保持するための、フィールドプレート或い
はガードリングといった高耐圧素子構造を形成しなけれ
ばならず、前記の素子分離の拡散に加えて更に面積の損
失を増大させてしまうことになる。また、ＰＮ接合分離
は熱的に不安定であり、１００°Ｃ以上の高温になると
リーク電流によりランチアップが発生しやすくなるとい
う問題点も有している。
形成する場合には分離用拡散層の拡散−深さが４０μｍ
以上となり、素子間分離構造形成のための拡散により横
方向の拡散幅が増大し、素子形成に利用できる面積の損
失が大きくなってしまう、更にパワー素子部の外周上に
は、高耐圧を保持するための、フィールドプレート或い
はガードリングといった高耐圧素子構造を形成しなけれ
ばならず、前記の素子分離の拡散に加えて更に面積の損
失を増大させてしまうことになる。また、ＰＮ接合分離
は熱的に不安定であり、１００°Ｃ以上の高温になると
リーク電流によりランチアップが発生しやすくなるとい
う問題点も有している。
本発明は上記種々の問題に鑑みてなされたものであり、
基板表面を電流経路とする縦型のパワー素子の形成が可
能であるとともに、パワー素子の耐圧構造に要する基板
面積によりパワー素子部の素子寸法が大きくなることの
ない素子間分離が実現できる半導体装置およびその製造
方法を提供することを目的とする。
基板表面を電流経路とする縦型のパワー素子の形成が可
能であるとともに、パワー素子の耐圧構造に要する基板
面積によりパワー素子部の素子寸法が大きくなることの
ない素子間分離が実現できる半導体装置およびその製造
方法を提供することを目的とする。
本発明は上記目的を達成するために、
請求項１記載の発明では、いわゆる基板接合法を応用し
、 第１半導体基板および第２半導体基板の各々鏡面研磨面
を接合面として密着接合した接合基板において、 前記接合面の所定領域に配設された凹部と、少なくとも
前記第１半導体基板に設けられ、前記接合面から前記第
２半導体基板に対向する面方向に対して垂直方向の断面
積が徐々に小さくなる形状の溝部と、 前記凹部および溝部の内壁を被覆する絶縁層と、前記凹
部および溝部を埋込む充填材料と、前記溝部および凹部
にて区画され、前記絶縁層と前記充填材料にて電気的に
絶縁分離された前記接合基板の一領域に形成された第１
の機能素子部と、 前記溝部に隣接する前記接合基板の他領域に形成された
第２の機能素子部と、 を具備することを特徴とする半導体装置を提供する。
、 第１半導体基板および第２半導体基板の各々鏡面研磨面
を接合面として密着接合した接合基板において、 前記接合面の所定領域に配設された凹部と、少なくとも
前記第１半導体基板に設けられ、前記接合面から前記第
２半導体基板に対向する面方向に対して垂直方向の断面
積が徐々に小さくなる形状の溝部と、 前記凹部および溝部の内壁を被覆する絶縁層と、前記凹
部および溝部を埋込む充填材料と、前記溝部および凹部
にて区画され、前記絶縁層と前記充填材料にて電気的に
絶縁分離された前記接合基板の一領域に形成された第１
の機能素子部と、 前記溝部に隣接する前記接合基板の他領域に形成された
第２の機能素子部と、 を具備することを特徴とする半導体装置を提供する。
また、請求項２記載の発明においては、第１半導体基板
の一方の面の一領域に凹部を形成し、 この凹部の周縁部に前記凹部よりも深い溝部を形成し、 前記凹部および溝部を形威した面を全て絶縁物で被覆し
た後、前記凹部および溝部を充填材料で埋設し、 前記一方の面を鏡面研磨して、前記一方の面の他領域を
面出させ、 この鏡面研磨された前記第１半導体の一方の面と、少な
くとも一方の面が鏡面研磨された第２半導体基板の鏡面
研磨面とを接合することにより接合基板とし、 前記第１半導体基板の他方の面から前記溝部を表出させ
、 前記溝部および凹部にて区画され、前記絶縁物と前記充
填材料で電気的に分離された領域を前記接合基板の前記
第１半導体基板に形成することを特徴とする半導体装置
の製造方法を提供する。
の一方の面の一領域に凹部を形成し、 この凹部の周縁部に前記凹部よりも深い溝部を形成し、 前記凹部および溝部を形威した面を全て絶縁物で被覆し
た後、前記凹部および溝部を充填材料で埋設し、 前記一方の面を鏡面研磨して、前記一方の面の他領域を
面出させ、 この鏡面研磨された前記第１半導体の一方の面と、少な
くとも一方の面が鏡面研磨された第２半導体基板の鏡面
研磨面とを接合することにより接合基板とし、 前記第１半導体基板の他方の面から前記溝部を表出させ
、 前記溝部および凹部にて区画され、前記絶縁物と前記充
填材料で電気的に分離された領域を前記接合基板の前記
第１半導体基板に形成することを特徴とする半導体装置
の製造方法を提供する。
すなわち、請求項１記載の発明を採用することによって
、接合基板には絶縁層および充填材料にて埋設された溝
部および凹部にて電気的に絶縁分離された第１の機能素
子部が構成される。
、接合基板には絶縁層および充填材料にて埋設された溝
部および凹部にて電気的に絶縁分離された第１の機能素
子部が構成される。
また、この第１の機能素子部以外の領域においては、第
１および第２半導体基板が電気的に導通しているため、
第２の機能素子部として縦型のパワー素子が形成可能で
ある。
１および第２半導体基板が電気的に導通しているため、
第２の機能素子部として縦型のパワー素子が形成可能で
ある。
さらに、その縦型のパワー素子は、溝部の形状が例えば
いわゆる逆メサ状に形成可能であるために、その耐圧構
造に要する基板面積を小さくすることができる。
いわゆる逆メサ状に形成可能であるために、その耐圧構
造に要する基板面積を小さくすることができる。
従って、請求項１記載の発明によれば、基板裏面を電流
経路とする縦型のパワー素子の形成が可能であるととも
に、パワー素子の耐圧構造に要する基板面積によりパワ
ー素子部の素子寸法が大きくなることのない素子間分離
が実現できるという優れた効果がある。
経路とする縦型のパワー素子の形成が可能であるととも
に、パワー素子の耐圧構造に要する基板面積によりパワ
ー素子部の素子寸法が大きくなることのない素子間分離
が実現できるという優れた効果がある。
また、請求項２記載の発明によれば、上記効果を有する
半導体装置を製造できるという優れた効果がある。
半導体装置を製造できるという優れた効果がある。
以下本発明を図に示す実施例に基づいて説明する。
第１図は本発明第１実施例を適用した半導体装置の断面
図である。
図である。
以下、第１図に示す半導体装置を第２図（ａ）〜（ロ）
に示す製造工程に従って説明する。
に示す製造工程に従って説明する。
まず、第２図（ａ）の如く、低濃度の第１半導体基板１
の一方の面に所定のパターンを有する例えばＳｉｎ、膜
によるマスク２を形威し、第２図（ｂ）の如く、将来Ｓ
ｏｌ構造に論理部４０を構成する論理部構成予定領域を
選択的にエツチングし、凹部３を形成する。凹部３の深
さは後述するようにシリコンのラップポリッシュの精度
及び素子の耐圧とも関係するが２μｍ以上あればよい。
の一方の面に所定のパターンを有する例えばＳｉｎ、膜
によるマスク２を形威し、第２図（ｂ）の如く、将来Ｓ
ｏｌ構造に論理部４０を構成する論理部構成予定領域を
選択的にエツチングし、凹部３を形成する。凹部３の深
さは後述するようにシリコンのラップポリッシュの精度
及び素子の耐圧とも関係するが２μｍ以上あればよい。
次に、第２図（Ｃ）に示す如く、凹部３の周縁およびパ
ワー素子構成領域５の周縁に沿って楔状の、すなわち深
くなる程幅の狭くなる溝４を形成する。
ワー素子構成領域５の周縁に沿って楔状の、すなわち深
くなる程幅の狭くなる溝４を形成する。
溝４形成法としては、例えば角度付ブレードによりダイ
ジグで溝を形成した後、溝側面の結晶欠陥除去のためＩ
ＴＦ、ＨＮＯｓ、ＣＨ３ＣＯ０Ｈ？ｌｉ合液により化学
エツチングを施す。そして、第２図（ｄ）に示す如く、
この凹部３及び溝４を形成した面に絶縁膜６を形成する
。絶縁膜材料としては例えば熱酸化、ＣＶＤ等により形
成したシリコン酸化膜、或いはＣＶＤ、 スパッタ法等
により形成した窒化珪素膜等が適当である。更に、ゲッ
タリング効果を付加するためにＰＳＧ膜、或いはＢＰＳ
Ｃ膜を絶縁膜６の形成後形成するようにしてもよい。
ジグで溝を形成した後、溝側面の結晶欠陥除去のためＩ
ＴＦ、ＨＮＯｓ、ＣＨ３ＣＯ０Ｈ？ｌｉ合液により化学
エツチングを施す。そして、第２図（ｄ）に示す如く、
この凹部３及び溝４を形成した面に絶縁膜６を形成する
。絶縁膜材料としては例えば熱酸化、ＣＶＤ等により形
成したシリコン酸化膜、或いはＣＶＤ、 スパッタ法等
により形成した窒化珪素膜等が適当である。更に、ゲッ
タリング効果を付加するためにＰＳＧ膜、或いはＢＰＳ
Ｃ膜を絶縁膜６の形成後形成するようにしてもよい。
しかる後、第２図（ｅ）に示す如く、凹部３及び溝４が
埋まるようにＣＶＤ法、スパック法、蒸着法等により多
結晶シリコン、酸化シリコン、窒化珪素等のシールド用
充填材料７を堆積させる。この時、第１半導体基板１の
反り等をできるだけ低減させるため、堆積する充填材料
は熱膨張係数が第１半導体基板１に近いことが望ましく
、単一材料では多結晶シリコンが適当である。
埋まるようにＣＶＤ法、スパック法、蒸着法等により多
結晶シリコン、酸化シリコン、窒化珪素等のシールド用
充填材料７を堆積させる。この時、第１半導体基板１の
反り等をできるだけ低減させるため、堆積する充填材料
は熱膨張係数が第１半導体基板１に近いことが望ましく
、単一材料では多結晶シリコンが適当である。
次に充填材料７をラップポリッシュ法によりパワ一部形
成領域５の第１半導体基板ｌの面が露出するまで鏡面研
磨を行い、第２図（ｆ）に示す如く、鏡面研磨面１ａを
形成する。
成領域５の第１半導体基板ｌの面が露出するまで鏡面研
磨を行い、第２図（ｆ）に示す如く、鏡面研磨面１ａを
形成する。
この鏡面研磨面１ａを有する第１半導体基板１と、少な
くとも一方の面を鏡面研磨した高濃度の第２半導体１ｖ
ｉｓとを、例えばトリクロルエタン煮沸、アセトン超音
波洗浄、ＮＨｚ、ＨｔＯｚ、ＨｚＯの混合液による有機
物の除去、Ｈ（１，Ｈ□０□。
くとも一方の面を鏡面研磨した高濃度の第２半導体１ｖ
ｉｓとを、例えばトリクロルエタン煮沸、アセトン超音
波洗浄、ＮＨｚ、ＨｔＯｚ、ＨｚＯの混合液による有機
物の除去、Ｈ（１，Ｈ□０□。
１１．０の混合液による金属汚染の除去および純水洗浄
を順次施すことにより充分洗浄する。その後、ＨＦ、ｔ
ｒｇｏ混合液により自然酸化膜を除去した後、例えばＨ
ｔＳｏ、−ＨｚＯｚの混合液に浸漬することにより、ウ
ェハ表面に１５Å以下の酸化膜を形成し、親水性を持た
せ、純水にて洗浄する。
を順次施すことにより充分洗浄する。その後、ＨＦ、ｔ
ｒｇｏ混合液により自然酸化膜を除去した後、例えばＨ
ｔＳｏ、−ＨｚＯｚの混合液に浸漬することにより、ウ
ェハ表面に１５Å以下の酸化膜を形成し、親水性を持た
せ、純水にて洗浄する。
次に乾燥窒素等による乾燥を行い、基板表面に吸着する
水分量を制御した後、第２図（濁に示す如く、２枚の半
導体基板１．８の鏡面研摩面同士を密着させる。これに
より、２枚の基板１．８は表面に形成されたシラノール
基゛及び表面に吸着した水分子の水素結合により接着さ
れる。更に、この接着した基板ｌおよび８を例えば窒素
、アルゴン等の不活性ガス雰囲気中で１１００°Ｃ以上
、１時間以上の熱処理を施すことにより、Ｓｉ原子同士
の結合ができ、２枚の基板ｌおよび８は強固に接合され
、接合基板ｌＯが形成される。
水分量を制御した後、第２図（濁に示す如く、２枚の半
導体基板１．８の鏡面研摩面同士を密着させる。これに
より、２枚の基板１．８は表面に形成されたシラノール
基゛及び表面に吸着した水分子の水素結合により接着さ
れる。更に、この接着した基板ｌおよび８を例えば窒素
、アルゴン等の不活性ガス雰囲気中で１１００°Ｃ以上
、１時間以上の熱処理を施すことにより、Ｓｉ原子同士
の結合ができ、２枚の基板ｌおよび８は強固に接合され
、接合基板ｌＯが形成される。
この後、第２図（ロ）に示す如く、第１半導体基板ｌの
第２半導体基板８に対向する側の表面１ｂに溝４が露出
するまでラップポリッシュを行う。これにより絶縁膜６
で電気的に絶縁され、充填材料７により埋められた基板
内部に空洞のない、ＳＯ■領域２０を有する半導体基板
１０が形成される。
第２半導体基板８に対向する側の表面１ｂに溝４が露出
するまでラップポリッシュを行う。これにより絶縁膜６
で電気的に絶縁され、充填材料７により埋められた基板
内部に空洞のない、ＳＯ■領域２０を有する半導体基板
１０が形成される。
この得られた基板１０に所定の素子を通常のプロセスに
従って形成することにより、第１図に示す半導体装置が
製造される。
従って形成することにより、第１図に示す半導体装置が
製造される。
第１図は、上記製造工程において基板ｌとしてＮ−型、
基板８としてＮ°型を用いて接合したもので、縦型パワ
ートランジスタ３０とこれを制御ゴ■する論理回路部４
０が１つの半導体基板ＩＯに形成されている。
基板８としてＮ°型を用いて接合したもので、縦型パワ
ートランジスタ３０とこれを制御ゴ■する論理回路部４
０が１つの半導体基板ＩＯに形成されている。
この縦型パワートランジスタ３０は接合基板１０の第１
半導体基板ｌ側の表面１ｂにソース電極３１、ゲート電
極３２が形成され、基板８の表面すなわち接合基＋７ｉ
１０の裏面にはドレイン電極３３が形成されている。ま
た、前述のごとく分離溝４は基板ｌの裏面すなわち接合
基板１０内部の接合面から楔状に形成しであるため、基
板１側から見た場合、Ｎ−層は逆台形（逆メサ）形状と
なっている。従って、素子の耐圧を保持するＰＮ接合面
は平坦とされて、絶縁膜６で保護された溝４による所定
の傾斜側面により、そのＰＮ接合面周縁部においても湾
曲した部分すなわち電界集中のおこりやすい領域のない
平坦面とされ、かつ逆メサ構造を構成するため、ＰＮ接
合面の端部の電界は弱められ、基板濃度に対応した理論
的に予想される高耐圧化が可能である。しかも、前述の
ようにＰＮ接合面に湾曲部がないため、ガードリングの
ような水平方向に空乏層を広げて電界を緩和する余分な
耐圧構造が不用であるため、パワー素子部の面積が低減
可能である。さらに、絶縁膜６および基板内部の空洞の
無により、吸湿等が原因となるパワー素子部の表面漏れ
電流が生じることはなく、経時変化の少ない安定した耐
圧が得られる。
半導体基板ｌ側の表面１ｂにソース電極３１、ゲート電
極３２が形成され、基板８の表面すなわち接合基＋７ｉ
１０の裏面にはドレイン電極３３が形成されている。ま
た、前述のごとく分離溝４は基板ｌの裏面すなわち接合
基板１０内部の接合面から楔状に形成しであるため、基
板１側から見た場合、Ｎ−層は逆台形（逆メサ）形状と
なっている。従って、素子の耐圧を保持するＰＮ接合面
は平坦とされて、絶縁膜６で保護された溝４による所定
の傾斜側面により、そのＰＮ接合面周縁部においても湾
曲した部分すなわち電界集中のおこりやすい領域のない
平坦面とされ、かつ逆メサ構造を構成するため、ＰＮ接
合面の端部の電界は弱められ、基板濃度に対応した理論
的に予想される高耐圧化が可能である。しかも、前述の
ようにＰＮ接合面に湾曲部がないため、ガードリングの
ような水平方向に空乏層を広げて電界を緩和する余分な
耐圧構造が不用であるため、パワー素子部の面積が低減
可能である。さらに、絶縁膜６および基板内部の空洞の
無により、吸湿等が原因となるパワー素子部の表面漏れ
電流が生じることはなく、経時変化の少ない安定した耐
圧が得られる。
また、接合基板の内部は前述のように充填材料７により
埋められて空洞部が存在しないため、製造工程時に基板
１例の表面１ｂをラップポリッシュしても論理部４０と
パワー素子部３０の境界において欠けなどの発生する心
配はない、さらに境界部を表面１ｂに露出させることが
可能となるため、各領域への素子位置合わせは非常に容
易である。
埋められて空洞部が存在しないため、製造工程時に基板
１例の表面１ｂをラップポリッシュしても論理部４０と
パワー素子部３０の境界において欠けなどの発生する心
配はない、さらに境界部を表面１ｂに露出させることが
可能となるため、各領域への素子位置合わせは非常に容
易である。
また、領域２０は単結晶基板により形成されているため
、素子特性が良好であり、また、絶縁層６によってパワ
一部３０と絶縁分離されているため、分離耐圧が大きく
耐熱性にも優れている。
、素子特性が良好であり、また、絶縁層６によってパワ
一部３０と絶縁分離されているため、分離耐圧が大きく
耐熱性にも優れている。
次に第３図に本発明第２実施例を適用した複合化素子の
断面構造を示す。以下、本実施例を第４図（ａ）〜（ｆ
）に示す製造工程に従って説明する。
断面構造を示す。以下、本実施例を第４図（ａ）〜（ｆ
）に示す製造工程に従って説明する。
まず第４図（ａ）の如く、第１半導体基板５０にマスク
５１を形成した後Ｓ ＯＩ ｒｆｌ域及びパワ一部の端
部に対応する領域に窓５２を開ける。次にＨＦ。
５１を形成した後Ｓ ＯＩ ｒｆｌ域及びパワ一部の端
部に対応する領域に窓５２を開ける。次にＨＦ。
ＨＮＯ３，ＣＨｆｆＣＯＯＨ混合液の北側酢酸系エツチ
ング液により窓５２の部分をエツチングする。
ング液により窓５２の部分をエツチングする。
この時、北側酢酸は窓の端部のエツチング速度が速く、
第４図（ｂ）のごとく窓に沿って溝部５３が形成される
ことになる。エツチング量を所定の耐圧が得られるまで
の深さにまで行った後、マスク材５１を除去し、第１実
施例と同様の方法で第１半導体基板５０のエツチングを
行った面５０ａに酸化膜等の絶縁膜５４を形成し、第４
図（Ｃ）に示す如く、充填材料５５を堆積する。しかる
後、第４図（ｄ）に示す如く、パワ一部に対応する領域
５６が露出するまでラップポリッシュを行う、更に前記
第２図（濁に示す工程と同様の方法で第４図（ｅ）に示
す如く第１半導体基板５０と第２半導体基板６０を接合
し、−枚の基板とする。そして最後に、第４図（「）に
示す如く、第１半導体基板５０の表面を第４図（ｂ）で
形威した凹部５３が表面上に現れるまでラップポリッシ
ュを行い、３０１６Ｕ域２０を形成する。そして、通常
のプロセスに従って所定の素子を形威し、第３図に示す
半導体装置が製造される。
第４図（ｂ）のごとく窓に沿って溝部５３が形成される
ことになる。エツチング量を所定の耐圧が得られるまで
の深さにまで行った後、マスク材５１を除去し、第１実
施例と同様の方法で第１半導体基板５０のエツチングを
行った面５０ａに酸化膜等の絶縁膜５４を形成し、第４
図（Ｃ）に示す如く、充填材料５５を堆積する。しかる
後、第４図（ｄ）に示す如く、パワ一部に対応する領域
５６が露出するまでラップポリッシュを行う、更に前記
第２図（濁に示す工程と同様の方法で第４図（ｅ）に示
す如く第１半導体基板５０と第２半導体基板６０を接合
し、−枚の基板とする。そして最後に、第４図（「）に
示す如く、第１半導体基板５０の表面を第４図（ｂ）で
形威した凹部５３が表面上に現れるまでラップポリッシ
ュを行い、３０１６Ｕ域２０を形成する。そして、通常
のプロセスに従って所定の素子を形威し、第３図に示す
半導体装置が製造される。
上記方法によれば、素子間分離用の溝を形成する工程が
北側酢酸のエツチングというｌ工程だけで行えるため、
工程が簡略化可能であり、容易にウェハを形成すること
が可能である。なお、第３図において、第１実施例と同
−構成には第１図と同一符号が付しである。
北側酢酸のエツチングというｌ工程だけで行えるため、
工程が簡略化可能であり、容易にウェハを形成すること
が可能である。なお、第３図において、第１実施例と同
−構成には第１図と同一符号が付しである。
なお、上記種々の実施例においては、ＭＯ３型構造のも
のについて説明したが、バイポーラ型素子を複合化する
ようにしたものに適用してもよい。
のについて説明したが、バイポーラ型素子を複合化する
ようにしたものに適用してもよい。
また、基板の導電型もＮ型で説明したが、Ｐ型であって
もよい。また、接合基板と高耐圧部についての組み合わ
せもＰ−Ｎ、Ｐ−Ｐ、Ｎ−Ｐ、ＮＮのいずれでも構わな
い。
もよい。また、接合基板と高耐圧部についての組み合わ
せもＰ−Ｎ、Ｐ−Ｐ、Ｎ−Ｐ、ＮＮのいずれでも構わな
い。
第１図は本発明第１実施例を適用した複合素子の断面図
、第２図（ａ）〜（ロ）は本発明第１実施例の製造工程
順断面図、第３図は本発明第２実施例を適用した複合素
子の断面図、第４図（ａ）〜（ｆ）は本発明第２実施例
の製造工程順断面図である。 １・・・第１半導体基板、３・・・凹部、４・・・溝、
６・・・絶縁膜、７・・・充填材料、８・・・第２半導
体基板、１０・・・接合基板、２０・・・ＳＯＩ領域、
３０・・・縦型パワー素子部、４０・・・論理回路部、
５０・・・第１半導体基板、５３・・・溝、５４・・・
絶縁膜、５５・・・充填材料、６０・・・第２半導体基
板。
、第２図（ａ）〜（ロ）は本発明第１実施例の製造工程
順断面図、第３図は本発明第２実施例を適用した複合素
子の断面図、第４図（ａ）〜（ｆ）は本発明第２実施例
の製造工程順断面図である。 １・・・第１半導体基板、３・・・凹部、４・・・溝、
６・・・絶縁膜、７・・・充填材料、８・・・第２半導
体基板、１０・・・接合基板、２０・・・ＳＯＩ領域、
３０・・・縦型パワー素子部、４０・・・論理回路部、
５０・・・第１半導体基板、５３・・・溝、５４・・・
絶縁膜、５５・・・充填材料、６０・・・第２半導体基
板。
Claims (2)
- （１）第１半導体基板および第２半導体基板の各々鏡面
研磨面を接合面として密着接合した接合基板において、 前記接合面の所定領域に配設された凹部と、少なくとも
前記第１半導体基板に設けられ、前記接合面から前記第
２半導体基板に対向する面方向に対して垂直方向の断面
積が徐々に小さくなる形状の溝部と、 前記凹部および溝部の内壁を被覆する絶縁層と、前記凹
部および溝部を埋込む充填材料と、 前記溝部および凹部にて区画され、前記絶縁層と前記充
填材料にて電気的に絶縁分離された前記接合基板の一領
域に形成された第１の機能素子部と、 前記溝部に隣接する前記接合基板の他領域に形成された
第２の機能素子部と、 を具備することを特徴とする半導体装置。 - （２）第１半導体基板の一方の面の一領域に凹部を形成
し、 この凹部の周縁部に前記凹部よりも深い溝部を形成し、 前記凹部および溝部を形成した面を全て絶縁物で被覆し
た後、前記凹部および溝部を充填材料で埋設し、 前記一方の面を鏡面研磨して、前記一方の面の他領域を
面出させ、 この鏡面研磨された前記第１半導体の一方の面と、少な
くとも一方の面が鏡面研磨された第２半導体基板の鏡面
研磨面とを接合することにより接合基板とし、 前記第１半導体基板の他方の面から前記溝部を表出させ
、 前記溝部および凹部にて区画され、前記絶縁物と前記充
填材料で電気的に分離された領域を前記接合基板の前記
第１半導体基板に形成することを特徴とする半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282396A JPH0687480B2 (ja) | 1989-10-30 | 1989-10-30 | 半導体装置の製造方法 |
| US07/731,268 US5164218A (en) | 1989-05-12 | 1991-07-17 | Semiconductor device and a method for producing the same |
| US07/844,889 US5313092A (en) | 1989-05-12 | 1992-03-03 | Semiconductor power device having walls of an inverted mesa shape to improve power handling capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282396A JPH0687480B2 (ja) | 1989-10-30 | 1989-10-30 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238039A Division JP2746075B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142952A true JPH03142952A (ja) | 1991-06-18 |
| JPH0687480B2 JPH0687480B2 (ja) | 1994-11-02 |
Family
ID=17651864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282396A Expired - Lifetime JPH0687480B2 (ja) | 1989-05-12 | 1989-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687480B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298449A (en) * | 1992-03-06 | 1994-03-29 | Nec Corporation | Semiconductor substrate having a silicon-on-insulator structure and method of fabricating the same |
| JPH06204331A (ja) * | 1993-09-24 | 1994-07-22 | Nippon Soken Inc | 半導体装置 |
| US5374582A (en) * | 1994-04-28 | 1994-12-20 | Nec Corporation | Laminated substrate for semiconductor device and manufacturing method thereof |
| US5847438A (en) * | 1995-03-31 | 1998-12-08 | Nec Corporation | Bonded IC substrate with a high breakdown voltage and large current capabilities |
| US5985681A (en) * | 1995-10-13 | 1999-11-16 | Nec Corporation | Method of producing bonded substrate with silicon-on-insulator structure |
| US6930359B2 (en) | 1999-11-18 | 2005-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2006128230A (ja) * | 2004-10-27 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
-
1989
- 1989-10-30 JP JP1282396A patent/JPH0687480B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
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| US5985681A (en) * | 1995-10-13 | 1999-11-16 | Nec Corporation | Method of producing bonded substrate with silicon-on-insulator structure |
| US6930359B2 (en) | 1999-11-18 | 2005-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7588973B2 (en) | 1999-11-18 | 2009-09-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2006128230A (ja) * | 2004-10-27 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0687480B2 (ja) | 1994-11-02 |
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