JPH0783050B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0783050B2 JPH0783050B2 JP60133940A JP13394085A JPH0783050B2 JP H0783050 B2 JPH0783050 B2 JP H0783050B2 JP 60133940 A JP60133940 A JP 60133940A JP 13394085 A JP13394085 A JP 13394085A JP H0783050 B2 JPH0783050 B2 JP H0783050B2
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- JP
- Japan
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- semiconductor substrate
- polycrystalline silicon
- insulating film
- layer
- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P10/00—Bonding of wafers, substrates or parts of devices
- H10P10/12—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates
- H10P10/128—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates by direct semiconductor to semiconductor bonding
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- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/10—Isolation regions comprising dielectric materials
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- Element Separation (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は素子間分離を必要とする半導体装置の製造方法
に関する。
に関する。
〔発明の技術的背景〕 従来、ダイオード，バイポーラトランジスタ等のコレク
タ接合や２重拡散型MosFETのドレイン接合等はPN接合を
逆バイアス状態にして使用するが、その際発生する直列
抵抗を減らすためにはN+型半導体基板を下地にしたN-型
半導体基板との積層構造を利用しており、このN-型半導
体基板に反対導電型を示す不純物を導入して半導体素子
を形成するのが一般的である。
タ接合や２重拡散型MosFETのドレイン接合等はPN接合を
逆バイアス状態にして使用するが、その際発生する直列
抵抗を減らすためにはN+型半導体基板を下地にしたN-型
半導体基板との積層構造を利用しており、このN-型半導
体基板に反対導電型を示す不純物を導入して半導体素子
を形成するのが一般的である。
この不純物導入によって得られるPN接合底部と前記N+型
半導体基板までの距離を充分取って、このPN接合動作時
に発生する空乏層によるいわゆる“Reach Through"によ
る降伏現象を防止するのが一般的である。
半導体基板までの距離を充分取って、このPN接合動作時
に発生する空乏層によるいわゆる“Reach Through"によ
る降伏現象を防止するのが一般的である。
一方、同一の半導体基板に形成した複数の素子を電気的
に分離する手法としては接合分離法ならびに絶縁体分離
法が知られている。
に分離する手法としては接合分離法ならびに絶縁体分離
法が知られている。
この接合分離法の一例を述べると、P-型シリコン基板に
N-型を示すシリコンエピタキシャル層を成長させ、その
表面からP-型シリコン基板に達するP+型不純物を選択拡
散して、得られるPN接合に逆バイアスを印加して電気的
に分離する。
N-型を示すシリコンエピタキシャル層を成長させ、その
表面からP-型シリコン基板に達するP+型不純物を選択拡
散して、得られるPN接合に逆バイアスを印加して電気的
に分離する。
絶縁体分離法にあってはＮ導電型を示すシリコン基板表
面を選択的にエッチングして複数の凹部を形成後、この
シリコン基板表面を酸化してこの凹部を含め酸化膜を形
成する。この酸化膜には多結晶シリコン層を堆積後、Ｎ
導電型を示すシリコン基板の露出表面を前記凹部に達す
る迄研摩して複数の島領域を形成する。従って、この島
領域は絶縁膜ならびに多結晶シリコン層によって互に絶
縁される。
面を選択的にエッチングして複数の凹部を形成後、この
シリコン基板表面を酸化してこの凹部を含め酸化膜を形
成する。この酸化膜には多結晶シリコン層を堆積後、Ｎ
導電型を示すシリコン基板の露出表面を前記凹部に達す
る迄研摩して複数の島領域を形成する。従って、この島
領域は絶縁膜ならびに多結晶シリコン層によって互に絶
縁される。
PN接合に逆バイアスを印加する分離法ではこのPN接合か
ら発生するリーク電流が、島領域に形成される機能素子
に悪影響を与える欠点がある。この外の絶縁体分離法で
は、分離耐圧も大きく又バイアスを必要としない利点を
持っている反面、多結晶シリコンの下地となる半導体基
板の機械的強度を大きくするためその厚さを大きくする
必要を生じ、経済的には極めて不利となることは否めな
い。この多結晶シリコンの堆積量を大きくして厚くする
必要があるが、このために下地の半導体基板への歪が大
きくなり、結果的には島領域に造り込む半導体素子への
影響を避けることができない。
ら発生するリーク電流が、島領域に形成される機能素子
に悪影響を与える欠点がある。この外の絶縁体分離法で
は、分離耐圧も大きく又バイアスを必要としない利点を
持っている反面、多結晶シリコンの下地となる半導体基
板の機械的強度を大きくするためその厚さを大きくする
必要を生じ、経済的には極めて不利となることは否めな
い。この多結晶シリコンの堆積量を大きくして厚くする
必要があるが、このために下地の半導体基板への歪が大
きくなり、結果的には島領域に造り込む半導体素子への
影響を避けることができない。
エピタキシャル法による堆積層にあっては、その結晶欠
陥をなるべく少くして、こゝに造り込む機能素子特性を
向上するために、その下地となる半導体基板にはいわゆ
るイントリンシック ゲッタリング（Instrinthic gett
ering）を施すことが多い。しかし、この堆積層を増大
すると下地の半導体基板に多くの熱負荷が印加されるこ
とになり、含有する酸素が堆積層との界面に移動して結
晶欠陥が発生する頻度が増大する。
陥をなるべく少くして、こゝに造り込む機能素子特性を
向上するために、その下地となる半導体基板にはいわゆ
るイントリンシック ゲッタリング（Instrinthic gett
ering）を施すことが多い。しかし、この堆積層を増大
すると下地の半導体基板に多くの熱負荷が印加されるこ
とになり、含有する酸素が堆積層との界面に移動して結
晶欠陥が発生する頻度が増大する。
本発明は上記欠点を除去した新規な半導体素子の製造方
法を提供するもので、特に薄い多結晶シリコン層の堆積
に拘らず完全な絶縁体分離を完成する。
法を提供するもので、特に薄い多結晶シリコン層の堆積
に拘らず完全な絶縁体分離を完成する。
上記目的を達成するため所望の比抵抗をもつ半導体基板
表面を選択的に食刻してから絶縁膜を形成し、この半導
体基板表面を平坦化してから鏡面を形成し、一方、下地
となる半導体基板表面に設けた鏡面とを接合技術によっ
て一体化する方法を採用した。この一体化した半導体基
板の平坦化した表面を研摩して絶縁膜を露出して、得ら
れる島領域に半導体素子を形成する製造方法である。
表面を選択的に食刻してから絶縁膜を形成し、この半導
体基板表面を平坦化してから鏡面を形成し、一方、下地
となる半導体基板表面に設けた鏡面とを接合技術によっ
て一体化する方法を採用した。この一体化した半導体基
板の平坦化した表面を研摩して絶縁膜を露出して、得ら
れる島領域に半導体素子を形成する製造方法である。
前記接合技術について記載する。即ち、導電型の相違も
しくは含有不純物濃度差の有無に拘らず、半導体基板表
面に形成した多少湿り気のある鏡面を密着すると、その
半導体層のバルク（bulk）結晶と多少異なる接合層を形
成して一体化して恰も単一の半導体層と同様に処理可能
な機械的強度をもつ複合半導体層が得られる事実、この
接合層をもった複合半導体層にPN接合等を形成して得ら
れる機能素子は実用に供し得る事実を本出願人は確認し
ており、本発明はこの事実に基づいて完成したものであ
る。
しくは含有不純物濃度差の有無に拘らず、半導体基板表
面に形成した多少湿り気のある鏡面を密着すると、その
半導体層のバルク（bulk）結晶と多少異なる接合層を形
成して一体化して恰も単一の半導体層と同様に処理可能
な機械的強度をもつ複合半導体層が得られる事実、この
接合層をもった複合半導体層にPN接合等を形成して得ら
れる機能素子は実用に供し得る事実を本出願人は確認し
ており、本発明はこの事実に基づいて完成したものであ
る。
この一体化に伴って形成する接合層にはグレイン バウ
ンダリイ（Grain boundary）が形成されると考えられる
が、これは前述のような機械的ならびに電気的障壁の外
に熱的障壁にならない。
ンダリイ（Grain boundary）が形成されると考えられる
が、これは前述のような機械的ならびに電気的障壁の外
に熱的障壁にならない。
従来から導電型の相違ならびに含有不純物濃度に下地の
半導体基板と差がある半導体層を気相成長法で堆積する
場合、この積層体に印加する熱負荷の程度に対応してそ
の境界部が変動する事実は良く知られている。
半導体基板と差がある半導体層を気相成長法で堆積する
場合、この積層体に印加する熱負荷の程度に対応してそ
の境界部が変動する事実は良く知られている。
本発明における接合技術によって得られる接合層でも、
これに隣接する半導体層に加えられる熱負荷に応じてこ
の接合層が変動する事態も想定されるので、この接合層
にあっては隣接層を画然と区分することの外に、多少変
動する事態をも包含するものである。
これに隣接する半導体層に加えられる熱負荷に応じてこ
の接合層が変動する事態も想定されるので、この接合層
にあっては隣接層を画然と区分することの外に、多少変
動する事態をも包含するものである。
第１図乃至第４図により本発明を詳述するが、それに先
立ち接合技術の詳細を説明する。
立ち接合技術の詳細を説明する。
被接合基板表面には研摩工程によって表面粗さ500Å以
下の鏡面を形成し、その表面状態によってはH2O2＋H2SO
4→HF→稀HFによる前処理工程を前記鏡面工程に引続い
て行い、脱脂及び表面に被着したスティンフイルムを除
去する。
下の鏡面を形成し、その表面状態によってはH2O2＋H2SO
4→HF→稀HFによる前処理工程を前記鏡面工程に引続い
て行い、脱脂及び表面に被着したスティンフイルムを除
去する。
次いで、この鏡面を清浄な水で数分程度洗滌し、室温下
でスピンナ処理のような脱水処理を実施する。この所工
程では前記鏡面に吸着していると想定される水分はその
まゝ残し、過剰な水分を除去するもので、この吸着水分
が殆んど揮散する100℃以上の加熱乾燥は避ける。
でスピンナ処理のような脱水処理を実施する。この所工
程では前記鏡面に吸着していると想定される水分はその
まゝ残し、過剰な水分を除去するもので、この吸着水分
が殆んど揮散する100℃以上の加熱乾燥は避ける。
このような処理を経た被接合基板鏡面はクラス１以上の
清浄な雰囲気内に配置して、実質的に異物が介在しない
両鏡面を相互に密着して複合半導体基板を形成する。こ
の複合半導体基板は200℃以上好ましくは1000℃〜1200
℃に加熱処理して接合強度を増大することも可能であ
る。次に実際の工程を記述する。
清浄な雰囲気内に配置して、実質的に異物が介在しない
両鏡面を相互に密着して複合半導体基板を形成する。こ
の複合半導体基板は200℃以上好ましくは1000℃〜1200
℃に加熱処理して接合強度を増大することも可能であ
る。次に実際の工程を記述する。
適当な比抵抗をもつ半導体基板（１）を用意するが、こ
れは後述する半導体素子をこゝに形成するため、その素
子特性よって適宜選択する。今、例えば500V耐圧を必要
とする素子を造り込むと仮定すると比抵抗はほゞ50Ωcm
をもつＮ導電型半導体基板である。
れは後述する半導体素子をこゝに形成するため、その素
子特性よって適宜選択する。今、例えば500V耐圧を必要
とする素子を造り込むと仮定すると比抵抗はほゞ50Ωcm
をもつＮ導電型半導体基板である。
この基板表面部分にRIE（Reactive Ion Etching）法に
よって凹部（２）…を選択的に形成し、深さ20μｍ〜30
μｍ幅４〜5mmとする。次にこの半導体基板（１）の表
面を通常の熱酸化法によって酸化して、絶縁膜（３）を
厚さ２μｍ位形成後、多結晶シリコン層（４）を堆積し
て半導体基板（１）表面を平坦にする。この場合多結晶
シリコン層の厚さは４〜５μｍとすればほゞ平坦な表面
が得られる。
よって凹部（２）…を選択的に形成し、深さ20μｍ〜30
μｍ幅４〜5mmとする。次にこの半導体基板（１）の表
面を通常の熱酸化法によって酸化して、絶縁膜（３）を
厚さ２μｍ位形成後、多結晶シリコン層（４）を堆積し
て半導体基板（１）表面を平坦にする。この場合多結晶
シリコン層の厚さは４〜５μｍとすればほゞ平坦な表面
が得られる。
一方、厚さ450μｍの他の半導体基板（５）を用意する
が、これは前記半導体基板（１）の下地となり、又後述
の島領域に形成する半導体素子はいわゆる横型素子であ
るため、特に濃度及び導電型は問わない。
が、これは前記半導体基板（１）の下地となり、又後述
の島領域に形成する半導体素子はいわゆる横型素子であ
るため、特に濃度及び導電型は問わない。
次いで、接合工程に移行するが、半導体基板（１）に堆
積した多結晶シリコン層（４）ならびに半導体基板
（５）の表面を研摩して前述のように表面粗さ500Å以
下としてから前記接合工程を施す。
積した多結晶シリコン層（４）ならびに半導体基板
（５）の表面を研摩して前述のように表面粗さ500Å以
下としてから前記接合工程を施す。
この結果第３図が得られるが、次いで半導体基板（１）
の表面を研摩して絶縁膜（３）ならびに凹部（２）に充
填した多結晶シリコン層（４）を露出すると第４図とな
る。尚この接合工程で接合層（10）が形成する。
の表面を研摩して絶縁膜（３）ならびに凹部（２）に充
填した多結晶シリコン層（４）を露出すると第４図とな
る。尚この接合工程で接合層（10）が形成する。
図から明らかなように、島領域（６）…が形成され、下
地の半導体基板（５）とは、多結晶シリコン層（４）で
隔てられ、島領域同志は絶縁膜（３）ならびに多結晶シ
リコン層（４）によって絶縁される。
地の半導体基板（５）とは、多結晶シリコン層（４）で
隔てられ、島領域同志は絶縁膜（３）ならびに多結晶シ
リコン層（４）によって絶縁される。
尚島領域の一つにはＰ導電型不純物を導入してPN接合
（６）（７）を設け、このＰ導電型不純物拡散領域には
Ｎ導電型不純物を導入してPN接合（８）を形成するが、
各接合端は島領域には導電性金属例えばAlを堆積して各
々電極として機能させる。
（６）（７）を設け、このＰ導電型不純物拡散領域には
Ｎ導電型不純物を導入してPN接合（８）を形成するが、
各接合端は島領域には導電性金属例えばAlを堆積して各
々電極として機能させる。
他の島領域にも夫々必要な半導体素子を造り込んで集積
回路を形成する。
回路を形成する。
この製造方法においては、薄い多結晶シリコン層を堆積
することにより半導体基板への歪も小さくなり島領域に
造り込む素子の特性向上も得られる。因みに、従来技術
による場合について述べると、厚さ450μｍの半導体基
板に気相成長法で多結晶シリコン層を堆積した場合、80
μを越えると反りが大きくなって堆積不能になることを
付記する。
することにより半導体基板への歪も小さくなり島領域に
造り込む素子の特性向上も得られる。因みに、従来技術
による場合について述べると、厚さ450μｍの半導体基
板に気相成長法で多結晶シリコン層を堆積した場合、80
μを越えると反りが大きくなって堆積不能になることを
付記する。
これに対して本願では多結晶シリコン層を前述のように
薄くし、と言うのは、島領域形成に要する凹部を充填す
るだけで良いからである。
薄くし、と言うのは、島領域形成に要する凹部を充填す
るだけで良いからである。
又接合技術で一体化され、下地となる半導体基板は島領
域によって形成される半導体素子の基板として必要な機
械的強度を保有すれば良いことになる。
域によって形成される半導体素子の基板として必要な機
械的強度を保有すれば良いことになる。
以上本発明方法では分離に必要な凹部寸法により島領域
の集積度が決まることにより集積度向上が得られる。
の集積度が決まることにより集積度向上が得られる。
第１図乃至第４図は本発明の製造過程を示す断面図であ
る。
る。
Claims (1)
- 【請求項１】半導体基板表面部分に形成した凹部を含め
て絶縁膜を形成する工程と，この絶縁膜に多結晶シリコ
ン層を堆積後平坦化して鏡面を形成する工程と，この多
結晶シリコン鏡面に他の半導体基板鏡面を密着しかつ水
分が存在する100℃未満で接合する工程と，前記半導体
基板裏面を研磨して前記凹部に堆積された多結晶シリコ
ン層及び前記絶縁膜を露出する工程と，この露出した絶
縁膜により囲まれた島領域に機能素子を形成する工程と
を具備することを特徴とする半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133940A JPH0783050B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体素子の製造方法 |
| EP86108350A EP0213299A2 (en) | 1985-06-21 | 1986-06-19 | Method for manufacturing a semiconductor device having an element isolation area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133940A JPH0783050B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292934A JPS61292934A (ja) | 1986-12-23 |
| JPH0783050B2 true JPH0783050B2 (ja) | 1995-09-06 |
Family
ID=15116625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133940A Expired - Lifetime JPH0783050B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0213299A2 (ja) |
| JP (1) | JPH0783050B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100892226B1 (ko) * | 2001-07-23 | 2009-04-09 | 에이저 시스템즈 가디언 코포레이션 | 집적회로들의 직류(ｄｃ) 및 무선 주파수(ｒｆ) 차폐 방법 및 구조 |
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| JPH0715942B2 (ja) * | 1986-08-25 | 1995-02-22 | 日本電気株式会社 | 集積回路基板の製造方法 |
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| NL8700033A (nl) * | 1987-01-09 | 1988-08-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. |
| JP2762462B2 (ja) * | 1988-05-31 | 1998-06-04 | ソニー株式会社 | 半導体基板の製造方法 |
| JPH025545A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 半導体装置の製造方法 |
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| IT1230026B (it) * | 1988-10-28 | 1991-09-24 | Sgs Thomson Microelectronics | Processo di saldatura di fette di silicio fra loro, per la fabbricazione di dispositivi a semiconduttore |
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-
1985
- 1985-06-21 JP JP60133940A patent/JPH0783050B2/ja not_active Expired - Lifetime
-
1986
- 1986-06-19 EP EP86108350A patent/EP0213299A2/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100892226B1 (ko) * | 2001-07-23 | 2009-04-09 | 에이저 시스템즈 가디언 코포레이션 | 집적회로들의 직류(ｄｃ) 및 무선 주파수(ｒｆ) 차폐 방법 및 구조 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0213299A2 (en) | 1987-03-11 |
| JPS61292934A (ja) | 1986-12-23 |
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