JPH0314372B2 - - Google Patents
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- Publication number
- JPH0314372B2 JPH0314372B2 JP59209130A JP20913084A JPH0314372B2 JP H0314372 B2 JPH0314372 B2 JP H0314372B2 JP 59209130 A JP59209130 A JP 59209130A JP 20913084 A JP20913084 A JP 20913084A JP H0314372 B2 JPH0314372 B2 JP H0314372B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- frame
- synchronization
- frame synchronization
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速シリアルデータ伝送におけるフレ
ーム同期引込み方法に関するものである。
ーム同期引込み方法に関するものである。
従来例の構成とその問題点
従来の高速シリアルデータ伝送におけるフレー
ム同期は、第１図に示すようにフレーム内に同期
ビツトを分散配置するか、あるいは第２図に示す
ように同期ビツトを集中配置するようにし、ビツ
ト単位でハンテイングを行なつてフレーム同期を
確立する方法が一般的であつた。
ム同期は、第１図に示すようにフレーム内に同期
ビツトを分散配置するか、あるいは第２図に示す
ように同期ビツトを集中配置するようにし、ビツ
ト単位でハンテイングを行なつてフレーム同期を
確立する方法が一般的であつた。
しかしながら、上記従来例においては、同期引
込み時間が長くなるとともに、ハンテイング処理
に高速性が要求される等の問題があつた。
込み時間が長くなるとともに、ハンテイング処理
に高速性が要求される等の問題があつた。
発明の目的
本発明は上記従来の欠点を除去するものであ
り、同期引込み時間の短縮と高速処理部の低減を
図ることを目的とするものである。
り、同期引込み時間の短縮と高速処理部の低減を
図ることを目的とするものである。
発明の構成
本発明は上記目的を達成するために、符号則チ
エツク用ビツトを含む複数ビツトで１ブロツクを
構成し、上記複数のブロツクごとにフレーム同期
パターンブロツクを設けるフレーム構成とし、上
記ブロツクごとに配置された上記符号則チエツク
用ビツトによりブロツク同期をとり、次にフレー
ム同期パターンと符号則違反をおこさせたビツト
とによりブロツク単位でハンテイングを行いフレ
ーム同期引込みを確立することを特徴とするもの
であり、特に同期引込み時間の短縮が図れる利点
を有するものである。
エツク用ビツトを含む複数ビツトで１ブロツクを
構成し、上記複数のブロツクごとにフレーム同期
パターンブロツクを設けるフレーム構成とし、上
記ブロツクごとに配置された上記符号則チエツク
用ビツトによりブロツク同期をとり、次にフレー
ム同期パターンと符号則違反をおこさせたビツト
とによりブロツク単位でハンテイングを行いフレ
ーム同期引込みを確立することを特徴とするもの
であり、特に同期引込み時間の短縮が図れる利点
を有するものである。
実施例の説明
本発明は、１ブロツクに１つのチエツクビツト
を設け特定の符号則に従つてチエツクビツトに挿
入し、受信側ではチエツクビツトと符号則により
逆にブロツク同期位置の判定と同時に一旦同期が
とれた段階ではこのチエツクビツトの正誤の判定
により伝送路のある程度の誤り率の監視が可能と
なり、またフレーム同期用に１ブロツクを割り当
て、特定のパターンにすると同時にチエツクビツ
トに符号則違反を起こすようにし他のブロツクと
の判別を容易にすること、およびハンテイングを
ブロツク単位で行うことによりフレーム同期引込
み時間の短縮を図るものであり、この処理でブロ
ツク同期確立後の処理はすべてブロツク伝送速度
で行なえ処理速度の低減が図れるものである。
を設け特定の符号則に従つてチエツクビツトに挿
入し、受信側ではチエツクビツトと符号則により
逆にブロツク同期位置の判定と同時に一旦同期が
とれた段階ではこのチエツクビツトの正誤の判定
により伝送路のある程度の誤り率の監視が可能と
なり、またフレーム同期用に１ブロツクを割り当
て、特定のパターンにすると同時にチエツクビツ
トに符号則違反を起こすようにし他のブロツクと
の判別を容易にすること、およびハンテイングを
ブロツク単位で行うことによりフレーム同期引込
み時間の短縮を図るものであり、この処理でブロ
ツク同期確立後の処理はすべてブロツク伝送速度
で行なえ処理速度の低減が図れるものである。
以下に本発明の一実施例について図面とともに
説明する。符号則チエツクにはパリテイチエツク
nBIC等種々の方法があるが、本実施例ではnBIC
を採用し、ブロツク長データ８ビツトにチエツク
ビツト１ビツトにした8nBIC符号で説明を行う。
第３図にフレーム構成を示す。
説明する。符号則チエツクにはパリテイチエツク
nBIC等種々の方法があるが、本実施例ではnBIC
を採用し、ブロツク長データ８ビツトにチエツク
ビツト１ビツトにした8nBIC符号で説明を行う。
第３図にフレーム構成を示す。
１ブロツクは８ビツトのデータに１ビツトのチ
エツクビツトの９ビツトで構成され、ｎブロツク
に１ブロツクのフレーム同期用のブロツクを設
け、データ部は特定固定パターン、チエツクビツ
トは他のブロツクと区別を容易にするために符号
則違反を故意におこさせたものを挿入している。
エツクビツトの９ビツトで構成され、ｎブロツク
に１ブロツクのフレーム同期用のブロツクを設
け、データ部は特定固定パターン、チエツクビツ
トは他のブロツクと区別を容易にするために符号
則違反を故意におこさせたものを挿入している。
第４図にこのフレーム構成を生成する送信系の
ブロツク構成を示す。第４図において、１はフレ
ーム周期用の固定パターンを発生する固定パター
ン発生器であり、この固定パターン発生器１の出
力６は伝送するデータ入力５とともに切換器２に
入力される。この切換器２はフレーム同期位置パ
ルス７により、１フレームに１回出力８フレーム
パターンになるような切換を行う。３はチエツク
ビツト生成用の排他的論理和回路であり、この排
他的論理和回路３は、データ領域では８ビツトパ
ラレルのデータのうち２番目のデータの補符号を
出力し、フレーム同期位置では符号則違反を起こ
させ同符号を出力する。切換器２より出力される
データ８と排他的論理和回路３より出力されるチ
エツクビツト９は並直列並換器４に入力され、直
列信号に変換され、第３図のようなフレーム構成
をとつた信号１０が得られる。
ブロツク構成を示す。第４図において、１はフレ
ーム周期用の固定パターンを発生する固定パター
ン発生器であり、この固定パターン発生器１の出
力６は伝送するデータ入力５とともに切換器２に
入力される。この切換器２はフレーム同期位置パ
ルス７により、１フレームに１回出力８フレーム
パターンになるような切換を行う。３はチエツク
ビツト生成用の排他的論理和回路であり、この排
他的論理和回路３は、データ領域では８ビツトパ
ラレルのデータのうち２番目のデータの補符号を
出力し、フレーム同期位置では符号則違反を起こ
させ同符号を出力する。切換器２より出力される
データ８と排他的論理和回路３より出力されるチ
エツクビツト９は並直列並換器４に入力され、直
列信号に変換され、第３図のようなフレーム構成
をとつた信号１０が得られる。
次に受信側での処理を第５図の受信系１ブロツ
ク図で説明する。直並列変換器１１にシリアルデ
ータ１９とシリアルデータに同期したクロツク２
０が入力され、並列データ２１に変換される。こ
の出力のうち最下位ビツト２２とその２つ上位の
ビツトを排他的論理和回路１２で排他的論理和を
とり異符号になつていることをチエツクする。排
他的論理和回路２２より出力される信号２３が同
期検出回路１６に入り、常に“１″になつている
タイミングが1/9分周器１５からのパルス２５と
一致するようにゲート回路１４でクロツク２０を
間引くようにし、1/9分周器１５を制御しブロツ
ク同期を取る。この同期を基準にラツチ回路１３
にデータを取り込みブロツクパラレルの信号２８
と信号２９が得られる。２９は符号則違反かどう
かを示す信号となり、フレーム同期位置と誤り発
生時にアクテイブになる。パラレルになつた信号
２８と２９はフレーム同期検出回路１７に入力さ
れ、ブロツク単位でハンテイングしフレーム同期
位置を検出する。この同期位置を示す信号３０で
フレーム位置カウンタ１８を初期化することによ
り以降の回路に供給するフレーム内でのタイムン
グ情報３２を生成出来る。また、誤りカウンタ３
１でフレーム同期信号以外の符号則違反を数える
ことによりオンサービスでの誤り率監視が可能と
なる。
ク図で説明する。直並列変換器１１にシリアルデ
ータ１９とシリアルデータに同期したクロツク２
０が入力され、並列データ２１に変換される。こ
の出力のうち最下位ビツト２２とその２つ上位の
ビツトを排他的論理和回路１２で排他的論理和を
とり異符号になつていることをチエツクする。排
他的論理和回路２２より出力される信号２３が同
期検出回路１６に入り、常に“１″になつている
タイミングが1/9分周器１５からのパルス２５と
一致するようにゲート回路１４でクロツク２０を
間引くようにし、1/9分周器１５を制御しブロツ
ク同期を取る。この同期を基準にラツチ回路１３
にデータを取り込みブロツクパラレルの信号２８
と信号２９が得られる。２９は符号則違反かどう
かを示す信号となり、フレーム同期位置と誤り発
生時にアクテイブになる。パラレルになつた信号
２８と２９はフレーム同期検出回路１７に入力さ
れ、ブロツク単位でハンテイングしフレーム同期
位置を検出する。この同期位置を示す信号３０で
フレーム位置カウンタ１８を初期化することによ
り以降の回路に供給するフレーム内でのタイムン
グ情報３２を生成出来る。また、誤りカウンタ３
１でフレーム同期信号以外の符号則違反を数える
ことによりオンサービスでの誤り率監視が可能と
なる。
発明の効果
本発明の上記のような構成であり以下に示す効
果が得られるものである。
果が得られるものである。
(a) 符号則とチエツクビツトからブロツク同期を
取り、次にブロツク単位でハンテイングを行
い、チエツクビツトが符号則違反となつている
フレーム同期ブロツクを検出することでフレー
ム同期引込み時間の短縮が行える。
取り、次にブロツク単位でハンテイングを行
い、チエツクビツトが符号則違反となつている
フレーム同期ブロツクを検出することでフレー
ム同期引込み時間の短縮が行える。
(b) 高速のビツト処理が必要なのはブロツク同期
までで以下の処理はブロツク周期まで処理速度
を低減できる。
までで以下の処理はブロツク周期まで処理速度
を低減できる。
(c) チエツクビツトを受信側で判別することによ
り伝送路の符号誤り率をオンサービスの状態で
監視できる。
り伝送路の符号誤り率をオンサービスの状態で
監視できる。
第１図、第２図はそれぞれ従来のデータ伝送に
おけるフレーム構成を示す図、第３図は本発明の
一実施例におけるフレーム同期引込み方法を実施
するデータ伝送のフレーム構成を示す図、第４図
は同実施例を実施するための送信系のブロツク
図、第５図は同実施例を実施するための受信系の
ブロツク図である。 １……固定パターン発生器、２……切換器、３
……排他的論理和回路、４……並直列変換器、１
１……直並列変換器、１２……排他的論理和回
路、１３……ラツチ回路、１４……ゲート、１５
……1/9分周器、１６……同期検出回路、１７…
…フレーム同期検出回路、１８……フレーム位置
カウンタ、３１……誤りカウンタ。
おけるフレーム構成を示す図、第３図は本発明の
一実施例におけるフレーム同期引込み方法を実施
するデータ伝送のフレーム構成を示す図、第４図
は同実施例を実施するための送信系のブロツク
図、第５図は同実施例を実施するための受信系の
ブロツク図である。 １……固定パターン発生器、２……切換器、３
……排他的論理和回路、４……並直列変換器、１
１……直並列変換器、１２……排他的論理和回
路、１３……ラツチ回路、１４……ゲート、１５
……1/9分周器、１６……同期検出回路、１７…
…フレーム同期検出回路、１８……フレーム位置
カウンタ、３１……誤りカウンタ。
Claims (1)
- １ 符号則チエツク用ビツトを含む複数ビツトで
１ブロツクを構成し、上記複数のブロツクごとに
フレーム同期パターンブロツクを設けるフレーム
構成とし、上記ブロツクごとに配置された上記符
号則チエツク用ビツトによりブロツク同期をと
り、次にフレーム同期パターンと符号則違反をお
こさせたビツトによりブロツク単位でハンテイン
グを行いフレーム同期引込みを確立することを特
徴とするフレーム同期引込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209130A JPS6188627A (ja) | 1984-10-05 | 1984-10-05 | フレ−ム同期引込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209130A JPS6188627A (ja) | 1984-10-05 | 1984-10-05 | フレ−ム同期引込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188627A JPS6188627A (ja) | 1986-05-06 |
| JPH0314372B2 true JPH0314372B2 (ja) | 1991-02-26 |
Family
ID=16567778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209130A Granted JPS6188627A (ja) | 1984-10-05 | 1984-10-05 | フレ−ム同期引込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188627A (ja) |
-
1984
- 1984-10-05 JP JP59209130A patent/JPS6188627A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6188627A (ja) | 1986-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |