JPS6188627A - フレ−ム同期引込み方法 - Google Patents
フレ−ム同期引込み方法Info
- Publication number
- JPS6188627A JPS6188627A JP59209130A JP20913084A JPS6188627A JP S6188627 A JPS6188627 A JP S6188627A JP 59209130 A JP59209130 A JP 59209130A JP 20913084 A JP20913084 A JP 20913084A JP S6188627 A JPS6188627 A JP S6188627A
- Authority
- JP
- Japan
- Prior art keywords
- block
- frame
- synchronization
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速シリアルデータ伝送におけるフレーム同期
引込み方法に関するものである。
引込み方法に関するものである。
従来例の構成とその問題点
従来の高速シリアルデータ伝送におけるフレーム同期は
、第１図に示すようにフレーム内に同期ビットを分散配
置するか、あるいは第２図に示すように同期ビットを集
中配置するようにし、ピッ２ ・・ ト単位でハンティングを行なってフレーム同期を確立す
る方法が一般的であった。
、第１図に示すようにフレーム内に同期ビットを分散配
置するか、あるいは第２図に示すように同期ビットを集
中配置するようにし、ピッ２ ・・ ト単位でハンティングを行なってフレーム同期を確立す
る方法が一般的であった。
しかしながら、上記従来例においては、同期引込み時間
が長くなるとともに、ハンティング処理に高速性が要求
される等の問題があった。
が長くなるとともに、ハンティング処理に高速性が要求
される等の問題があった。
発明の目的
本発明は上記従来の欠点を除去するものであり、同期引
込み時間の短縮と高速処理部の低減を図ることを目的と
するものである。
込み時間の短縮と高速処理部の低減を図ることを目的と
するものである。
発明の構成
本発明は上記目的を達成するだめに、シリアルデータ伝
送におけるフレームのブロックごとに配置された符号則
チェック用ビットによりブロック同期をとり、次にフレ
ーム同期パターンと符号則違反をおこさせたビットとに
よりブロック単位でハンティングを行いフレーム同期引
込みを確立することを特徴とするものであり、特に同期
引込み時間の短縮が図れる利点を有するものである。
送におけるフレームのブロックごとに配置された符号則
チェック用ビットによりブロック同期をとり、次にフレ
ーム同期パターンと符号則違反をおこさせたビットとに
よりブロック単位でハンティングを行いフレーム同期引
込みを確立することを特徴とするものであり、特に同期
引込み時間の短縮が図れる利点を有するものである。
実施例の説明
本発明は、Ｊブロックに１つのチェソクビソトを設は特
定の符号則に従ってチェックビットに挿入し、受信側で
はチェックビットと符号則によシ逆にブロック同期位置
の判定と同時に一旦同期がとれた段階ではこのチェック
ピットの正誤の判定によシ伝送路のある程度の誤り率の
監視が可能となり、またフレーム同期用に１ブロツクを
割り当て、特定のパターンにすると同時にチェックピッ
トに符号則違反を起こすようにし他のブロックとの判別
を容易にすること、およびノ・ンティングをブロック単
位で行うことによりフレーム同期引込み時間の短縮を図
るものであシ、この処理でブロック同期確立後の処理は
すべてブロック伝送速度で行なえ処理速度の低減が図れ
るものである。
定の符号則に従ってチェックビットに挿入し、受信側で
はチェックビットと符号則によシ逆にブロック同期位置
の判定と同時に一旦同期がとれた段階ではこのチェック
ピットの正誤の判定によシ伝送路のある程度の誤り率の
監視が可能となり、またフレーム同期用に１ブロツクを
割り当て、特定のパターンにすると同時にチェックピッ
トに符号則違反を起こすようにし他のブロックとの判別
を容易にすること、およびノ・ンティングをブロック単
位で行うことによりフレーム同期引込み時間の短縮を図
るものであシ、この処理でブロック同期確立後の処理は
すべてブロック伝送速度で行なえ処理速度の低減が図れ
るものである。
以下に本発明の一実施例について図面とともに説明する
。符号則チェックにはパリティチェックｎＢＩＣ等種々
の方法があるが、本実施例ではｎＢＩＣを採用し、ブロ
ック長データ８ビツトにチェックピット１ピントにした
８ＢＩＣ符号で説明を行う。
。符号則チェックにはパリティチェックｎＢＩＣ等種々
の方法があるが、本実施例ではｎＢＩＣを採用し、ブロ
ック長データ８ビツトにチェックピット１ピントにした
８ＢＩＣ符号で説明を行う。
第３図にフレーム構成を示す。
１ブロツクは８ビツトのデータに１ビツトのチェックビ
ットの９ビツトで構成され、ｎブロックに１ブロツクの
フレーム同期用のブロックを設け、データ部′は特定固
定パターン、チェックビットは他のブロックと区別を容
易にするために符号則違反を故意におこさせたものを挿
入している。
ットの９ビツトで構成され、ｎブロックに１ブロツクの
フレーム同期用のブロックを設け、データ部′は特定固
定パターン、チェックビットは他のブロックと区別を容
易にするために符号則違反を故意におこさせたものを挿
入している。
第４図にこのフレーム構成を生成する送信系のブロック
構成を示す。第４図において、１はフレーム周期用の固
定パターンを発生する固定パターン発生器であり、この
固定パターン発生器１の出力６は伝送するデータ人力５
とともに切換器２に入力される。この切換器２はフレー
ム同期位置パルス７により、１フレームに１回出力８が
フレームパターンになるような切換を行う０３はチェッ
クピット生成用の排他的論理和回路であり、この排他的
論理和回路３は、データ領域では８ビツトパラレルのデ
ータのうち２番目のデータの補符号を出力し、フレーム
同期位置では符号則違反を起させ同符号を出力する。切
換器２より出力されるデータ８と排他的論理和回路３よ
り出力されるチェックビット９は並直列並換器４に入力
され、直５ へ− 列信号に変換され、第３図のようなフレーム構成をとっ
た信号１０が得られる。
構成を示す。第４図において、１はフレーム周期用の固
定パターンを発生する固定パターン発生器であり、この
固定パターン発生器１の出力６は伝送するデータ人力５
とともに切換器２に入力される。この切換器２はフレー
ム同期位置パルス７により、１フレームに１回出力８が
フレームパターンになるような切換を行う０３はチェッ
クピット生成用の排他的論理和回路であり、この排他的
論理和回路３は、データ領域では８ビツトパラレルのデ
ータのうち２番目のデータの補符号を出力し、フレーム
同期位置では符号則違反を起させ同符号を出力する。切
換器２より出力されるデータ８と排他的論理和回路３よ
り出力されるチェックビット９は並直列並換器４に入力
され、直５ へ− 列信号に変換され、第３図のようなフレーム構成をとっ
た信号１０が得られる。
次に受信側での処理を第５図の受信系１ブロック図で説
明する。直並列変換器１１にシリアルデータ１９とシリ
アルデータに同期したクロック２゜が入力され、並列デ
ータ２１に変換される。この出力のうち最下位ビット２
２とその２つ上位のピットを排他的論理和回路１２で排
他的論理和をとり異符号になっていることをチェックす
る。排他的論理和回路２２よシ出力される信号２３が同
期検出回路１６に入り、常に１′になっているタイミン
グがｈ分周器１５からのパルス２５と一致するようにゲ
ート回路１４でクロック２ｏを間引くようにし、嵐 分
周器１５を制御しブロック同期を取る。この同期を基準
にラッチ回路１３にデータを取り込みブロックパ、ラレ
ルの信号２８と信号２９が得られる。２９は符号則違反
かどうかを示す信号となシ、フレーム同期位置と誤多発
生時にアクティブになる。パラレルになった信号２８と
２９はフレーム同期検出回路１７に入力され、６ ペー
ジ ブロック単位でハンティングしフレーム同期位置を検出
する。この同期位置を示す信号３０でフレーム位置カウ
ンタ１８を初期化することによシ以降の回路に供給する
フレーム内でのタイミング情報３２を生成出来る。また
、誤シカウンタ３１でフレーム同期信号以外の符号則違
反を数えることによりオンサービスでの誤り率監視が可
能となる。
明する。直並列変換器１１にシリアルデータ１９とシリ
アルデータに同期したクロック２゜が入力され、並列デ
ータ２１に変換される。この出力のうち最下位ビット２
２とその２つ上位のピットを排他的論理和回路１２で排
他的論理和をとり異符号になっていることをチェックす
る。排他的論理和回路２２よシ出力される信号２３が同
期検出回路１６に入り、常に１′になっているタイミン
グがｈ分周器１５からのパルス２５と一致するようにゲ
ート回路１４でクロック２ｏを間引くようにし、嵐 分
周器１５を制御しブロック同期を取る。この同期を基準
にラッチ回路１３にデータを取り込みブロックパ、ラレ
ルの信号２８と信号２９が得られる。２９は符号則違反
かどうかを示す信号となシ、フレーム同期位置と誤多発
生時にアクティブになる。パラレルになった信号２８と
２９はフレーム同期検出回路１７に入力され、６ ペー
ジ ブロック単位でハンティングしフレーム同期位置を検出
する。この同期位置を示す信号３０でフレーム位置カウ
ンタ１８を初期化することによシ以降の回路に供給する
フレーム内でのタイミング情報３２を生成出来る。また
、誤シカウンタ３１でフレーム同期信号以外の符号則違
反を数えることによりオンサービスでの誤り率監視が可
能となる。
発明の効果
本発明は上記のような構成であり以下に示す効果が得ら
れるものである。
れるものである。
（ａ） 符号則とチェックピットからブロック同期を
取り、次にブロック単位でハンティングを行い、チェッ
クピットが符号則違反となっているフレーム同期ブロッ
クを検出することでフレーム同期引込み時間の短縮が行
える。
取り、次にブロック単位でハンティングを行い、チェッ
クピットが符号則違反となっているフレーム同期ブロッ
クを検出することでフレーム同期引込み時間の短縮が行
える。
（ｂ） 高速のビット処理が必要なのはブロック同期
までで以下の処理はブロック周期まで処理速度を低減で
きる。
までで以下の処理はブロック周期まで処理速度を低減で
きる。
（Ｃ） チェックピットを受信側で判別することによ
り伝送路の符号誤シ率をオンサービスの状態で７ ′・
一 監視できる。
り伝送路の符号誤シ率をオンサービスの状態で７ ′・
一 監視できる。
第１図、第２図はそれぞれ従来のデータ伝送におけるフ
レーム構成を示す図、第３図は本発明の一実施例におけ
るフレーム同期引込み方法を実施するデータ伝送のフレ
ーム構成を示す図、第４図は同実施例を実施するだめの
送信系のブロック図、第５図は同実施例を実施するだめ
の受信系のブロック図である。 ■・・・・・・固定パターン発生器、２・・・・・・切
換器、３・・・・・・排他的論理和回路、４・・・・・
・並直列変換器、１１・・・・・・直並列変換器、１２
・・・・・・排他的論理和回路、１３・・・・・・ラッ
チ回路、１４・・・・・・ゲート、１５・・・・・・量
分周器、１６・・・・・・同期検出回路、１７・・・・
・・フレーム同期検出回路、１８・・・・・・フレーム
位置カウンタ、３１・・・・・・誤りカウンタ代理人の
氏名 弁理士 中尾敏男 ほか１名第１図 第２図
レーム構成を示す図、第３図は本発明の一実施例におけ
るフレーム同期引込み方法を実施するデータ伝送のフレ
ーム構成を示す図、第４図は同実施例を実施するだめの
送信系のブロック図、第５図は同実施例を実施するだめ
の受信系のブロック図である。 ■・・・・・・固定パターン発生器、２・・・・・・切
換器、３・・・・・・排他的論理和回路、４・・・・・
・並直列変換器、１１・・・・・・直並列変換器、１２
・・・・・・排他的論理和回路、１３・・・・・・ラッ
チ回路、１４・・・・・・ゲート、１５・・・・・・量
分周器、１６・・・・・・同期検出回路、１７・・・・
・・フレーム同期検出回路、１８・・・・・・フレーム
位置カウンタ、３１・・・・・・誤りカウンタ代理人の
氏名 弁理士 中尾敏男 ほか１名第１図 第２図
Claims (1)
- シリアルデータ伝送におけるフレームのブロックごとに
配置された符号則チェック用ビットによりブロック同期
をとり、次にフレーム同期パターンと符号則違反をおこ
させたビットとによりブロック単位でハンティングを行
いフレーム同期引込みを確立することを特徴とするフレ
ーム同期引込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209130A JPS6188627A (ja) | 1984-10-05 | 1984-10-05 | フレ−ム同期引込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209130A JPS6188627A (ja) | 1984-10-05 | 1984-10-05 | フレ−ム同期引込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188627A true JPS6188627A (ja) | 1986-05-06 |
| JPH0314372B2 JPH0314372B2 (ja) | 1991-02-26 |
Family
ID=16567778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209130A Granted JPS6188627A (ja) | 1984-10-05 | 1984-10-05 | フレ−ム同期引込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188627A (ja) |
-
1984
- 1984-10-05 JP JP59209130A patent/JPS6188627A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314372B2 (ja) | 1991-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1275446A (en) | Data transmission apparatus | |
| US3594502A (en) | A rapid frame synchronization system | |
| GB1528329A (en) | Framing in data bit transmission | |
| EP0236017A2 (en) | Synchronizing signal decoding | |
| US4567587A (en) | Multiplex equipment monitoring apparatus | |
| US4607378A (en) | Detector for detecting sync bits in a stream of data bits | |
| EP0530030B1 (en) | Circuit for detecting a synchronizing signal in frame synchronized data transmission | |
| JPS61134148A (ja) | デイジタル伝送リンクの警報信号伝送方法及び装置 | |
| JPH0314372B2 (ja) | ||
| JPH02295325A (ja) | データモニタ装置 | |
| JPS5894253A (ja) | 符号誤り検出方式 | |
| SU842791A1 (ru) | Устройство дл сравнени чисел | |
| JPH0450777B2 (ja) | ||
| JPS58178652A (ja) | フレ−ム信号伝送方式 | |
| JPS6444648A (en) | Malfunction preventing circuit for serial signal transmission system | |
| HK15196A (en) | Transmission method for a digital signal | |
| JPH0425240A (ja) | バースト信号監視回路 | |
| SU1095220A1 (ru) | Устройство дл передачи и приема дискретных сообщений | |
| KR930002893Y1 (ko) | 동기 검출 회로 | |
| JP2616228B2 (ja) | 回線品質監視装置 | |
| JPH06252911A (ja) | Ｃｍｉ信号のタイミング抽出回路 | |
| JPS60194649A (ja) | 制御信号伝送装置 | |
| JPS59219049A (ja) | フレ−ム同期方式 | |
| JPH0322110B2 (ja) | ||
| JPH0129339B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |