JPH03144384A - デジタル・パターン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル・パターン発生装置、特に高速なデ
ジタル・パターンを発生する装置に関する。

［従来の技術］ デジタル・パターン発生装置は、所望のデジタル・パタ
ーンを発生する装置であり、デジタル技術分野において
種々の用途に使用されている。例えば、デジタル・パタ
ーン発生装置をアドレス信号の発生に使用するものとし
ては、ランダム・アクセス・メモリ（以下ＲＡＭという
）の様な半導体メモリの機能試験を行うための試験パタ
ーン発生装置がある。この場合、デジタル・パターン発
生装置により発生したアドレス・データを被試験メモリ
に供給し、データが書き込まれる各メモリ・セルのアド
レス指定を行う。従来、アドレス・データの発生に使用
するデジタル・パターン発生装置は、単なる市販のアッ
プダウン・カウンタ等で構成されたものが使用されてい
る。

［発明が解決しようとする課題］ デジタル・パターン発生装置でアドレス信号を発生する
場合、メモリの試験方法によっては、アドレスを連続的
に順番に指定しないことがある。

その−例として、隣接するメモリ・セル間の干渉を試験
する隣接パターン検出故障（Ｎｅｉｇｈｂｏｒｈｏｏｄ
Ｐａｔｔｅｒｎ　５ｅｎｓｉｔｉｖｅ　Ｆａｕｌｔ、以
下ＮＰＳＦという）試験があり、このＮＰＳＦ試験を第
３図に例示して、本発明のデジタル・パターン発生器が
解決する課題の背景を説明する。説明を簡単にするため
に、第３図では８Ｘ８＝６４ビツトのメモリを使用する
。この試験では、被試験メモリ内の１つのメモリ・セル
を注目メモリ・セルとして選択して、データ（１１ＰＩ
又はＯ″の値を書込み、この注目メ゛モリ・セルの上下
左右の４個のセルにパ１′”及び“′Ｏ”′の全組合わ
せを書込み、各組合わせ毎に各メモリ・セルの内容を読
み出して、注目メモリ・セル及び他の４個のセル間の干
渉を調べる。この試験手順は、各メモリ・セルに関し、
順次行われる。

このデータ書込みをする際のアドレス指定の順序には、
幾通りかあるが、例えば、注目メモリ・セルを始点アド
レスとして、注目セルの上下左右のアドレスを発生する
手順を考える。この手順をデジタル・パターン発生装置
であるＸ軸及びＹ軸用のアップダウン・カウンタ回路に
より実現すると次のようなる。第３図では、始点アドレ
ス値は、Ｘ＝０１０ＳＹ＝１００である。先ず、カウン
タ回路に入力する１番目のクロックでは、Ｙ軸力９フタ
回路をカウント・アップ動作に設定し、２番目のクロッ
クでＹ軸力９フタ回路をカウント・アップし、始点アド
レスの上のアドレス（Ｘ＝０１０、Ｙ＝１０１）を発生
する。３番目のクロックで、Ｘ軸及びＹ軸力９フタ回路
を共にカウント・ダウン動作に設定し、４番目のクロッ
クでＸ軸及びＹ軸カウンタを共にカウント・ダウンし、
始点アドレスの左のアドレス（Ｘ＝ＯＯ１、ｙ＝　１０
０）を発生する。５番目のクロックで、Ｘ軸カウンタ回
路をカウント・アップ動作に設定し、６番目のクロック
でＸ軸カウンタをカウント・アップし、Ｙ軸カウンタを
カウント・ダウンし、始点アドレスの下のアドレス（Ｘ
＝０１０ＳＹ＝０１１）を発生する。７番目のクロック
でＹ軸カウンタをカウント・アップ動作に設定し、最後
に８番目のクロックでＸ軸カウンタをカウント・アップ
、Ｙ軸カウンタをカウント・アップして、始点アドレス
の右のアドレス（ｘ＝ＯＯ１、Ｙ＝１００）を発生する
。次の注目セルについては、現在のアドレスを使用すれ
ばよい。この様に、アップダウン・カウンタによる従来
のデジタル・パターン発生装置によるアドレス指定では
、５個のアドレス指定を行うのに８個のクロックを必要
とする。

通常、このＮＰＳＦ試験は、全メモリ・セルに対して行
われるので、従来のデジタル・パターン発゛生装置によ
るアドレス指定方法では、データ書込み速度が制限され
る。また、カウンタ回路の出力値を加算器又は掛は算器
を付加して、所望のデータ・パターンを発生すると、動
作速度がこれらのけ加した構成要素により制限されると
いう問題がある。

したがって、本発明の目的は、特に、連続しない所定の
デジタル・パターンを高速に発生できるデジタル・パタ
ーン発生装置の提供たある。

［課題を解決するための手段］ 本発明のデジタル・パターン発生器は、第１タイミング
で、主デジタル・データを発生するデジタル・データ発
生手段と、デジタル・データ発生手段からの主デジタル
・データ信号により指定されるアドレス位置に上記主デ
ジタル・データと所定関係の副デジタル・データが記憶
された少なくとも１つの記憶手段と、デジタル・データ
発生手段及び記憶手段の出力端に接続され、第１タイミ
ングより速い第２タイミングで、主及び副デジタル・デ
ータを順次選択するスイッチ手段とを具えるこ゛とを特
徴とする。

［作用］ 少なくとも１つの記憶手段は、カウンタ等のデジタル・
データ発生手段からの主デジタル・データによりアドレ
ス指定され、主デジタル・データと所定関係の副デジタ
ル・データを出力する。主及び副デジタル・データをマ
ルチプレクサにより選択することにより、所定関係の複
数のデジタル・データをマルチプレクサのスイッチング
速度、例えば基準クロック速度で高速に発生することが
できる。

［実施例］ 第１図のフロック図は、本発明のデジタル・パターン発
生装置をメモリ試験用の試験パターン発生装置に利用し
た構成を示す。この図では、デジタル・パターン発生装
置は、Ｘ軸アドレス信号発生器（ＩＯＡ）及びＹ軸アド
レス信号発生器（１０Ｂ）として使用され、被試験メモ
リ（１２）に試験データを書込むためのアドレスを発生
する。

制御器（１４）はＣＰＵを含み、クロック発生源’（１
６）から供給されるクロック信号に同期して、本装置の
動作タイミング等を制御するため複数の制御信号を出力
する。制御部（１４）は、外部命令に応答して、制御信
号ＡをＲＡＭであるメモリ（１８）に送る。制御信号Ａ
に応答して、メモリ（１８）には、その入力端に供給さ
れた、試験パターンを記述したマイクロプログラムがロ
ードされる。試験パターンは、メモリ・セルを選択する
アドレス、数値データ、書込み順陣等の情報を含んでい
る。制御部（１４）は、メモリ（１８）内のマイクロプ
ログラムを読出し、解読して、制御信号を出力し、且つ
メモリ（１８）からの数値データの出力を制御する。

ｘ軸アドレス発生器（ＩＯＡ）は、カウンタ回路（２０
ａ）、マルチプレクサ（２２ａ）、メモリ（２４ａ）及
びメモリ（２６ａ）を含む。カウンタ回路（２０ａ）の
制御端子には、制御部（１４）から制御信号Ｂが供給さ
れ、ロード端子にはメモリ（１８）からアドレス・デー
タ信号が供給され、クロック入力端子にはクロック発生
源（１６゛）からのクロック信号が供給される。カウン
タ回路（２０ａ）は、クロック信号に同期してカウント
動作を行う。制御信号Ｂは、アドレス信号のロード、カ
ウンタ回路（２０ａ）の出力値の保持期間、カウントの
方向等を制御する。カウンタ回路（２０ａ）の出力デジ
タル値は、マルチプレクサ（２２ａ）、メモリ（２４ａ
）及びメモリ（２６ａ）の入力端に供給される。この出
力デジタル値によりメモリ（２４ａ）及び（２６ａ）は
、アドレス指定される。これらのメモリ（２４ａ）及び
（２６ａ）は、ＲＡＭ又はＲＯＭ　（リード・オンリ・
メモリ）のいずれであってもよい。ＲＡＭである場合は
、動作開始前に必要データをロードしておく。メモリ（
２４ａ）及び（２６ａ）の指定アドレスから読み出され
る出力デジタル値は、マルチプレクサ（２２ａ）の入力
端に供給される。

マルチプレクサ（２２ａ）は、制御部（１４）からの制
御信号Ｃで制御され、カウンタ回路（２０ａ）、メモリ
（２４ａ）又はメモリ（２６ａ）のいずれか１つの出力
デジタル値を選択し、Ｘ軸アト“レス信号として被試験
メモリ（１２）のＸ軸デコーダ（３０）（第３図参照）
に供給する。Ｘ軸デコーダ（３０）は、Ｘ軸アドレス信
号をデコードし、それに応じたメモリ・セル列を選択す
る。

Ｙ軸アドレス発生器（ＩＯＢ）は、Ｘ軸アドレス発生器
（ＩＯＡ）の構成と同様のカウンタ回路（２０ｂ）、マ
ルチプレクサ（２２ｂ）、メモリ（２４ｂ）及び（２６
ｂ）を含み、メモリ（１８）からアドレス・データ信号
、制御部（１４）から制御信号り及びＥが供給される。

Ｙ軸アドレス発生器（ＩＯＢ）は、Ｘ軸アドレス発生器
（ＩＯＡ）と同様に動作して、Ｙ軸アドレス信号を被試
験メモリ（１２）のＹ軸デコーダ（３２）（第３図参照
）に供給する。Ｙ軸デコーダ（３２）は、Ｙ軸アドレス
信号をデコードし、それに応じたメモリ・セル行を選択
する。このように、Ｘ軸及びＹ軸アドレス信号により、
指定された列及び行により、特定の１つのメモリ・セル
が選択される。

データ操作部（２８）は、周知の構成であり、メモリ（
１８）からはデータ信号が供給され、制靴部（１４）か
らはデータ信号の保持、反転等を制御する制御信号が供
給される。データ操作部（２８）は、Ｘ軸及びＹ軸アド
レス発生器（１０Ａ）、（ＩＯＢ）から出力されるアド
レス信号と同期して、このアドレス信号により指定され
るメモリ・セルに書込むべき１又はＯのデータを被試験
メモリ（１２）に供給する。

本発明の構成上の重要な点は、メモ！Ｊ　（２４ａ）（
２６ａ）、（２４ｂ）及び（２６ｂ）に記憶されたデー
タにある。これらのメモリは、カウンタ回路（２２ａ）
及び（２２ｂ）からの出力デジタル値によりアドレス指
定されるが、指定されたアドレス位置には、そのデジタ
ル値と所定関係の値が記憶されている。本発明の装置の
動作の一例を第２図及び第３図を参照して、以下に説明
する。

第３図では、注目メモリ・セルとして、Ｘアドレス値＝
０１０ＳＹアドレス値−０１１で指定されるメモリ・セ
ルが選択され、データ“Ｏｊｔが書き込まれ、この注目
セルの上下左右のメモリ・セルには、データ゛′１″が
書き込まれるとする。カウンタ回路（２０ａ）及び（２
０ｂ）は、順次計数したデジタル値又はメモリ（１８）
からロードされたデジタル値ＤＸ＝０１０及びＤＹ＝１
００を出力する。カウンタ回路（２０ａ）及び（２０ｂ
）は、夫々制御信号Ｂ及びＣの命令により、入力クロッ
ク信号の５周期分だけ、このデジタル値を保持する。メ
モリ（２４ａ）及び（２４ｂ＞の各アドレス位置には、
そのアドレス値より１大きい値が記憶されている。一方
、メモリ（２４ｂ）及び（２６ｂ）の各アドレス位置に
は、そのアドレス値より１小さい値が記憶されている。

メモリ（２４ａ）及び（２６ａ）は、デジタル値ＤＸに
よりアドレス指定され、メモリ（２４ａ）からはデジタ
ル値ＤＸ＋＝０１１が読み出され、メモリ（２６ａ）か
らはデジタル値ＤＸ−＝ＯＯ１が読み出される。メモリ
（２４ｂ）及び（２６ｂ）は、デジタル値ＤＹによりア
ドレス指定され、メモリ（２４ｂ）からはデジタル値Ｄ
Ｙ＋＝　１０１が読み出され、メモリ（２６ｂ）からは
デジタル値ＤＹ−＝０１１が読み出される。したがって
、クロック信号の５周期分の間、Ｘ軸アドレス発生器（
１０ａ）内では、デジタル値ＤＸ、　ＤＸ＋及びＤＸ−
がマルチプレクサ（２２ａ）に同時に供給され、Ｙ軸ア
ドレス発生器（１０ｂ）内では、デジタル値ＤＹ、　Ｄ
Ｙ＋及びＤＹ−がマルチプレクサ（２２ｂ）に同時に供
給される。

カウンタ回路（２０ａ）及び（２０ｂ）が５クロック周
期で動作するのに対し、マルチプレクサ（２２ａ）及び
（２２ｂ）はクロック信号の周期で動作する。したがっ
て、カウンタ回路（２０ａ）及び（２０ｂ）の１サイク
ル動作の間に、マルチプレクサ（２２ａ）及び（２２ｂ
）の出力信号をクロック信号のタイミングで制御信号に
応じて、適当に選択することにより、第３図に示す様な
パターンを形成する５回のアドレス指定が可能になる。

このアドレス指定には、数通りの順列が考えられ、任意
の順列を選択することができる。第２図は、アドレス指
定順序の一例を示す。５クロック周期から戊るカウンタ
回路の１サイクルにおいて、マルチプレクサ（２２ａ）
は、最初の３クロック凋期の間、カウンタ回路（２０ａ
）の出力デジタル値ＤＸを選択する。一方、マルチプレ
クサ（２２ｂ）は、最初のクロックで、カウンタ回路（
２０ｂ）の出力デジタル値ＤＹを選択し、デジタル値Ｄ
Ｘ及びＤＹでアドレス指定されるの注目メモリ・セルに
は、データ゛ＯＩＩが書き込まれる。

マルチプレクサ（２２ｂ）は、２番目及び３番目のクロ
ックで、夫々メモリ（２４ｂ）及び（２６ｂ）の出力デ
ジタル値ＤＹ＋及びＤＹ−を順次選択する。デジタル値
Ｄ　Ｘ′ＥｌＤ　Ｙ十と、ＤＸ及びＤＹ−と夫々でアド
レス指定される注目メモリ・セルの主及び下のメモリ・
セルには、データ゛′１″′が書き込まれる。次に、マ
ルチプレクサ（２２ｂ）は、４番目及び５番目のクロッ
ク周期の間、カウンタ回路（２０ｂ）の出力デジタル値
ＤＹを選択する。−方、マルチプレクサ（２２ａ）は、
４番目及び５番目のクロックで、メモリ（２４ａ）及び
（２６ａ）の出力デジタル値ＤＸ＋及びＤＸ−を順次選
択する。デジタル値ＤＸ十及びＤＹと、ＤＸ−及びＤＹ
とで夫々アドレス指定される注目メモリ・セルの右及び
左のメモリ・セルには、データ“′１″が書き込まれる
。以上の手順により、注目メモリ・セル及びその上下左
右のメモリ・セルに対して、５個のクロックでアドレス
指定をすることができる。これは、上述の従来例で同じ
始点から、同じパターンのアドレス指定に要したクロッ
ク数に対して３個少く、本発明によりデジタル・パター
ンの発生速度が改善されたことが分かる。

以上は、本発明のデジタル・パターン発生装置をアドレ
ス信号の発生に使用した例を示したが、１つのデジタル
・データと所定関係のデジタル。

データを発生するものであれば、他の用途に使用しても
よい。また、入力デジタル値と所定関係の°直を記憶し
ておくメモリの数は任意である。

［発明の効果］ 本発明によれば、メモリ（２４ａ）、（２６ａ）支び（
２４ｂ）、（２６ｂ）は、夫々カウンタ回宅（２０ａ）
及び（２０ｂ）の出力デジタル値に欠リアドレス指定さ
れ、この出力デジタル値と各々４望関係のデジタル値を
出力するので、これらのビ゛ジタル値をマルチプレクサ
（２２ａ）及び（２２ｂ）により選択することにより、
特定のデジタ・し値に対し所定関係の複数のデジタル値
をマルチプレクサのスイッチング速度、例えば基準クロ
ラン速度で得ることができる。したがって、従来の引こ
カウンタ回路をアップ又はダウン動作させて６定デジタ
ル値を発生させるのに比較して、大幅二発生速度を改善
できる。

【図面の簡単な説明】

第１図は本発明のデジタル・パターン発生装置をメモリ
試験パターン発生装置に使用した構成を示すブロック図
、第２図は本発明の装置の動作を説明するためのタイミ
ング図、第３図は第１図のデジタル・パターン発生装置
の発生パターンの一例を示す説明図である。 図中において、（２０ａ）及び（２０ｂ）はデータ・デ
ータ発生手段、（２４ａ）、（２６ａ）、（２４ｂ）及
び（２６ｂ）は記憶手段、（２２ａ）及び（２２ｂ）は
スイッチ手段である。

Claims (1)

1. 【特許請求の範囲】 第１タイミングで、主デジタル・データを発生するデジ
   タル・データ発生手段と、 該デジタル・データ発生手段からの上記主デジタル・デ
   ータ信号により指定されるアドレス位置に上記主デジタ
   ル・データと所定関係の副デジタル・データが記憶され
   た少なくとも１つの記憶手段と、 上記デジタル・データ発生手段及び上記記憶手段の出力
   端に接続され、上記第１タイミングより速い第２タイミ
   ングで、上記主及び副デジタル・データを順次選択する
   スイッチ手段と を具えることを特徴とするデジタル・パターン発生装置
   。