JPH03144741A - パイプライン機構の試験方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はパイプライン方式で処理される情報処理装置の
パイプライン機構の試験方法およびその装置に関すん 従来の技術 返電　情報処理装置の処理能力の向上に対する要求がま
すます高くなり、該情報処理装置にパイプライン方式を
採用する例が多くみられるようになった しかし　パイプライン方式による情報処理装置には　レ
ジスタコンフリクトやバスコンフリクトなどのパイプラ
イン機構特有の障害を発見す２るのが困難であるという
課題があり、このようなパイプライン方式による情報処
理装置の該パイプライン機構を試験する方法としては　
例えば特開昭６２−６６３３８号公報に示されていも 第８図は該特許によるパイプライン機構の試験方法を説
明する図であり、第８図（ａ）は一般命令みで構成され
たテスト命令Ｍ　　第８図（ｂ）〜（ｅ）（該一般命令
に逐次化命令を混在させ、実行時のノイブライン機構に
一度に投入される命令の数が１階的に変化するようにし
た対照テスト命令列でａる。バイブライン方式で処理さ
れ　逐次化命令０処理機構を備えた情報処理装置におい
て、ナス１命令列（ａ）と、対照テスト命令列（ｂ）〜
（ｅ）とを実して得られた処理結果を比較する事により
、該ノイブライン機構の障害を検知すム な耘　逐次化命令と（よ　当該命令がバイブラづンに投
入され　その第１ステージにおいて、逐浄化命令である
ことが認識されると、すでに該パイプラインに投入され
ている命令を掃き出すと共に次に該バイブラインに入っ
てくる命令を抑止し上記掃き出しが完了すると、次の命
令が該パイプライン機構に入ってくることを許容し　以
降は無操作命令の様に該パイプライン機構を通過するよ
うに機能する命令である。

発明が解決しようとする課題 しかし　かかる方法によれば　以下のような課題があり
ｔも パイプライン機構に一度に流れる命令の数を変更するの
に逐次化命令を利用しているた数　被試験情報処理装置
に逐次化命令の処理機能が備わっている必要があり、逐
次化命令の処理機構を備えていない情報処理装置の試験
が行えなし１又　テスト命令列と対照テスト命令列とを
実行して得られた処理結果を比較する事により、該パイ
プライン機構の障害を検知するた△　一般命令のみのテ
スト命令列のほかに　該一般命令に逐次化命令を混在さ
せた対照テスト命令列が必要であり、多数のテスト命令
列を用意しなくてはいけな（ｂ 本発明はかかる点に鑑みて試されたもので、逐次化命令
の処理機構を備えていない情報処理装置を試験すること
ができ、多数のテスト命令列を用意する必要がないパイ
プライン機構の試験方法を提供することを目的とする。

課題を解決するための手段 本発明は上述の課題を解決するたべ　テスト命令列とデ
ータを記憶する記憶装置と、試験対象となるパイプライ
ン方式で処理を行う情報処理装置と、前記情報処理装置
から前記記憶装置への要求を示す信号と、前記記憶装置
から前記情報処理装置への応答を示す信号と、遅延時間
列を設定する手段と、前記遅延時間列に従って前記要求
ごとに遅延時間を決定する手段と、前記遅延時間に従っ
て前記応答信号を遅延する手段とを備えたものであも 作　　　用 本発明は上述の構成によって、逐次化命令なしにパイプ
ライン機構の試験を実現することができ、また異なる前
記遅延時間列の設定に対し　その各々について同じテス
ト命令列を実行し　それらの実行結果を相互に比較する
事により、核パイプライン機構の障害を発見することを
可能にするものであも 実施例 第１図は請求項１の発明の一実施例におけるパイプライ
ン機構の試験装置の構成図を示すものであり、第２図は
パイプライン機構を模式的に示した諷　第３図はテスト
命令列を実行中のパイプライン機構の状態を模式的に示
した阻　第６図は動作を流れ図で示したちへ　第７図は
遅延時間列の一例を示したものであも １１図において、１０は試験される情報処理装置１１は
情報処理装置１０に内蔵されたパイプライン機構Ｉ２は
情報処理装置１０の要求に従って命令を供給する記憶装
置１３は記憶装置１２に記憶されたテスト命令光１４は
記憶装置１２から情報処理装置１０に対して命令が供給
されるデータバス　１５は情報処理装置１０から記憶装
置１２に対する命令フェッチの要求を示す信号、１６は
記憶装置１２から情報処理装置１０に対する命令フェッ
チの応答を示す信号１８は遅延時間凱１７は命令フェッ
チごとに応答信号１６の遅延時間を決める遅延時間決定
子ｉ　　１９は応答信号１６を遅延する応答信号遅延手
段であも以上のように構成された本実施例のパイプラ・
ン機構の試験装置について、以下第６図に沿っ１その試
験方法を説明すも 始めに　情報処理装置１０のサイクルタイムの男数倍の
遅延時間の集合で構成された　相異なる一つの遅延時間
列ＴＩ、　Ｔ２を選嵐 まずミ　遅延時間列ＴＩを設定し　情報処理装置１によ
りテスト命令列１３を実行してメモリやレジ２りなどに
ある第１の実行結果を収集すん　次に遅延時間列Ｔ２を
設定し　情報処理装置ｌＯによりテスト命令列１３を実
行してメモリやレジスタなどにある第２の実行結果を収
集する。

そして、第１と第２の実行結果を比較する。

必要ならば　新たな遅延時間列の組み合わせＴ１″Ｔ２
°を選び、同様の手順を繰り返す。

例えば　第７図に示す遅延時間列１〜４を選び第８図（
ａ）と同じく４つの命令（命令１〜４）かなるテスト命
令列を実行すると、実行中のパイプライン機構１１中に
存在する命令の数や命令間の間隔が第３図（ａ）〜（ｄ
）のように変化すも　レジスタコンフリクトやバスコン
フリクトなどのパイプライン機構１１に関する障害が存
在すると、これらの実行結果に違いが生じも　従って、
これらの実行結果を収集し　相互に比較することによっ
てパイプライン機構１１の障害を検知できる。

更に複雑な遅延時間の組み合わせで遅延時間列を設定す
ることにより、任意のパイプラインの状態が試験可能と
なａ 以上のように　本実施例によれば　記憶装置の命令フェ
ッチの応答タイミングを変更することにより、パイプラ
イン機構に一度に流れる命令の数を変えるようにして、
該パイプライン機構に投入した演算結果を相互に比較す
ることにより、該パイプライン機構の障害を検知するよ
うにしたところに特徴があも 第４図は通常の情報処理システムの構成を変更すること
なく、パイプライン機構の試験が実行できることを目的
とした　本発明の他の実施例における情報処理装置の構
成図を示すものであり、第５図は本実施例による情報処
理装置を用いた情報処理システムの構成図を示す。

第４図において、３ｏは情報処理装置全体　３１は情報
処理装置３０に内蔵されたパイプライン機構３２はパイ
プライン機構３１に命令が供給されるデータバス　３３
はパイプライン機構３１から情報処理装置３０の外部に
対する命令フェッチの要求を示す信号３４は情報処理装
置３ｏの外部からパイプライン機構３１に対する命令フ
ェッチの応答を示す信俵３６は遅延時間Ｔｉｒ上　３５
は命令フェッチごとに応答信号３４の遅延時間を決める
遅延時間決定子￥ｉｋ　　３７は応答信号３４を遅延す
る応答信号遅延手段であり、第５図において、４１は情
報処理装置３ｏの要求に従って命令を供給する記憶装置
４２は記憶装置４１に記憶された通常命令夕１１　４３
は記憶装置４１に記憶されたテスト命令処４４は記憶装
置４１から情報処理装置３０に対して命令が供給される
データバス４５は情報処理装置３ｏから記憶装置４１に
対する命令フェッチの要求を示す信号４６は記憶装置４
１から情報処理装置３０に対する命令フェッチの応答を
示す信号であム 以上のように構成されたこの実施例の情報処理装置につ
いて、以下その動作を説明する。

第５図に示した本実施例による情報処理装置３０を用い
た情報処理システムで、通常命令列４２を実行する場合
、遅延時間決定手段による命令フェッチごとの応答信号
３４の遅延時間をＯにしてやることにより、通常の情報
処理装置を用いたシステムと同様に通常命令列４２の実
行が行われも−Ｘ　　パイプライン機構３１の試験を目
的とした場合、第１の実施例と同様に　相異なる遅延時
間列を選べ　テスト命令列４３を実行した結果を比較す
ることにより、パイプライン機構３１の障害を検知でき
も 以上のように　本実施例によれは　パイプライン方式で
処理される情報処理装置に命令フェッチに対する応答信
号の遅延を制御する手段を備えたことによって、通常の
情報処理システムの構成を変更することなく、パイプラ
イン機構の試験が可能となるところに特徴がある。

急　第２の実施例では通常命令列とテスト命令列とを同
時に記憶装置のなかに常駐させているカミ記憶装置が読
み書き可能なものならば　必要に応じて２種類の命令列
を背反させて記憶装置上に記憶させても良く、このよう
にすれば必要な記憶容量を削減することができる。

また　前記２つの実施例において命令フェッチの応答を
示す信号の遅延時間の変化による試験方法のみを述べた
八　データの読み出し・書込みの応答を示す信号の遅延
時間の変化によって転　パイプライン機構の試験を行う
ことが可能であり、これらを併用した試験を行うことに
より、より広範囲の試験を行うことができも 発明の詳細 な説明したように　本発明によれＩＬ　　テスト命令列
とデータを記憶する記憶装置と、試験対象となるパイプ
ライン方式で処理を行う情報処理装置と、前記情報処理
装置から前記記憶装置への要求を示す信号と、前記記憶
装置から前記情報処理装置への応答を示す信号と、遅延
時間列を設定する手段と、前記遅延時間列に従って前記
要求ごとに遅延時間を決定する手段と、前記遅延時間に
従って前記応答信号を遅延する手段とを備えたことによ
って、異なる前記遅延時間列の設定に対よその各々につ
いて同じテスト命令列を実行し　それらの実行結果を相
互に比較する事により、該パイプライン機構の試験を可
能にするという効果を有すん また　遅延時間列を設定する手段と、設定された遅延時
間列に従って命令又はデータフェッチごとに遅延時間を
決定する手段と、前記遅延時間に従ってフェッチタイミ
ングを遅延する手段とを備えことによって、通常の情報
処理システムの構成を変更することなく、パイプライン
機構の試験を可能にするという効果を有する。

【図面の簡単な説明】

第１図は発明の一実施例におけるパイプライン機構の試
験装置の構成は　第２図はパイプライン機構の模式は　
第３図はテスト命令列を実行中のパイプライン機構の模
式は　第４図は発明の他の実施例における情報処理装置
の構成飄　第５図は同実施例における情報処理システム
の構成阻　第６図はパイプライン機構の試験方法の流れ
は　第７図は遅延時間列の一例を示す飄　第８図は従来
のパイプライン機構の試験方法を説明する図である。 １０．３０・・・情報処理袋＠　　１１．３１・・・パ
イプライン機１鳳　１２，４１・・・記憶装！　　１３
．４３・・・テスト命令夕１１４２０９１通常命令夕＋
１　、１４．３２．４４・・・データバ入　１５，３３
．４５・・・要求信俵１６，３４．４６・・・応答信ｑ
　　１７．３５・・・遅延時間決定手段、１８．３６・
・・遅延時間ＮＩＬ　　１９．３７・・・応答信号遅延
手法

Claims (3)

【特許請求の範囲】
1. （１）テスト命令列とデータを記憶する記憶装置と、試
   験対象となるパイプライン方式で処理を行う情報処理装
   置と、前記情報処理装置から前記記憶装置への要求を示
   す信号と、前記記憶装置から前記情報処理装置への応答
   を示す信号と、遅延時間列を設定する手段と、前記遅延
   時間列に従って前記要求ごとに遅延時間を決定する手段
   と、前記遅延時間に従って前記応答信号を遅延する手段
   とを備えたパイプライン機構の試験装置。
2. （２）請求項１記載の試験装置を備え、異なる前記遅延
   時間列の設定に対し、その各々について同じテスト命令
   列を実行し、それらの実行結果を相互に比較するパイプ
   ライン機構の試験方法。
3. （３）遅延時間列を設定する手段と、設定された遅延時
   間列に従って命令又はデータフェッチごとに遅延時間を
   決定する手段と、前記遅延時間に従つてフェッチタイミ
   ングを遅延する手段とを備えたパイプライン方式で処理
   を行う情報処理装置。