JPH03144997A - ビット・デコーダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はメモリ・アレイおよびそれと共に使用するアド
レッシング回路に関するものである。より詳細には、本
発明はスタティック・ランダム・アク々ス・メモリ（Ｒ
ＡＭ）アレイ用のビット・デコード回路、リストア回路
およびワード・デコード回路に関するものである。本発
明はＢ　Ｉ　ＣＭＯＳ技術で実施できる。

Ｂ、従来の技術 メモリ・アレイ用の種々のビット・デコード方式（列デ
コードまたは列選択とも称する）およびワード・デコー
ド（行デコードまたは行選択とも称する）方式が当技術
分野で知られている。その例としては、米国特許第４１
９８７００号、第４３３０８５１号、第４４２９３７４
号、第４５７８７７９号、第４５９８００２号、第４５
９８３９０号、第４Ｅ３１２８３１号、第４６！３９８
９８号、第４７５２９１３号の各明細書がある。

米国特許第４７５２９１３号（特に第５図、第６図およ
び第９図）は、ＣＴＳ　（コンプリメンタリ・トランジ
スタ・スイッチ）叱ルを用いる純バイポーラＲＡＭ用の
改善されたビット・デコーダ回路、ビット選択回路、ワ
ード・デコーダ回路およびその他の回路を開示している
。純ＣＭＯＳスタティックＲＡＭ用のデコーダ回路は、
米国特許第４１９８７００号（特に第６図）に開示され
ている。

しかし、これらおよびその他の従来技術のデコード方式
は、ＣＭＯＳまたはＢＩＣＭＯＳのスタティックＲＡＭ
には適用できない特殊なニーズに対処するためのもので
あり、あるいはいくつかの欠点をもっていた。たとえば
、純バイポーラ・アレイ用のデコード方式は通常、読取
操作または書込操作の後にビット線にリストア信号また
はプリチャージ信号を供給することができない（またそ
の必要もない）、シかしリストア信号は、ＣＭＯＳまた
はＢＩＣＭＯＳのアレイが高速動作するために必要であ
る。また、このリストア信号はビット・デコード信号と
正確にタイミングを合わせる必要があるが、従来技術で
はリストア・タイミング回路（クロック駆動回路など）
は通常別の回路からなっており、そのためコストと複雑
さが増大した。

純バイポーラ・デコーダはまた、大量の電力を消費し、
チップ上でかなりの面積を占める。一方、純ＣＭＯＳデ
コーダは消費電力が少なく、面積も小さいが、通常は低
速である。

メモリのサイズと複雑さが増加するに伴って、関連する
アドレッシング回路も次第に複雑になってきた。したが
って、可能な限り機能を単純化して回路を縮小し、同時
に消費電力を削減し、速度を向上させ、回路密度を増加
させる必要が増大している。

Ｃ１発明が解決しようとする課題 本発明は、上述の欠点を矯正し、様々な特徴のうちでも
特に、リストア・タイミング回路を別に必要とせずにビ
ット・デコード機能およびリストア機能を提供する、改
良されたビット・デコード／選択方式を提供することを
目的としている。改良されたワード・デコード方式も提
供する。本発明は、相対的に低い消費電力で高速動作お
よび高密度が提供されるように、ＢＩＣＭＯＳ技術（す
なわち、同一の半導体チップ上にバイポーラ・トランジ
スタと電界効果トランジスタ、またはバイポーラ・トラ
ンジスタとＭＯＳトランジスタを有する回路）（電界効
果トランジスタとＭＯＳ）ランジスタをＦＥＴと総称す
る）によって実施することが好ましい。

０６課題を解決するための手段 一実施例では、本発明は、 それぞれ１対のビット線に結合された記憶セルと、 デコードされていないビット・アドレス信号を受け取り
、中間ビット信号を発生するためのビット・アドレス・
レシーバ手段と、 アドレス・レシーバ手段に結合された、中間ビット信号
を受け取り、ビット・デコード信号とリストア信号°を
発生するためのビット・デコーダ手段と、 ビット・デコーダ手段に結合された、ビット・デコード
信号に応答してビット線を選択し、リストア信号に応答
してビット線をリストアするためのビット選択手段と、 を含むメモリからなる。

別の実施例では、本発明は、 デコードされていないビット・アドレス信号を受け取る
ための複数の入力線と、 入力線に結合された、ＮＯＲデコード操作を実行するた
めのＢ１ＣＭＯＳのＮＯＲ回路部分と、ＮＯＲ部分に結
合された、ビット線デコード信号である第１信号と、ビ
ット線リストア信号である第２信号の２つの出力信号を
発生するためのＢＩＣＭＯＳ駆動回路部分と を含む、ＣＭＯＳまたはＢ　Ｉ　ＣＭＯＳのスタティッ
クＲＡＭアレイ内の記憶セルのアドレスのビット線部分
をデコードするためのＢ　Ｉ　ＣＭＯＳデコーダ回路か
らなる。

Ｅ、実施例 メモリ・アレイ まず第１図を参照すると、図にはメモリ・アレイおよび
それに関連するアドレッシング回路その他の回路が示さ
れ、本発明が適用できる環境が図示されている。ただし
、本発明はこの特定の環境または他の図に示された環境
または構成のみに制限されるものではない。

第２図でメモリ・アレイ１０は２進データの記憶用であ
る。このメモリは、行と列に行列の形で配置された複数
の記憶セル１１からなる。このメモリの好ましい形式は
、半導体チップ上に製作するのに適したスタティック・
ランダム・アクセス・メモリ（スタティックＲＡＭまた
はＳＲＡＭとも称する）である。各セルは従来の単一ピ
ッ）ＳＲＡＭセルでよく、たとえばＲ，）！、　　リン
トン（Ｌｉｎｔｏｎ　）他の論文「低電力ＦＥ前前記上
セルＬｏｗ−Ｐｏｗｅｒ　　ＦＥＴ　　Ｓｔｏｒａｇｅ
　　Ｃｅ１ｌ）　　Ｊ　　、　Ｉ　　Ｂ　Ｍ　　　テク
ニカル・ディスクロージャ・プルテン、Ｖｏｌ。

１？、Ｎｏ、Ｉ　Ｌ　Ｔ）り、３３３８−３９．１９７
５年４月、に開示されたものに類似するＣＭＯＳセルま
たはＢ　Ｉ　ＣＭＯＳセルでよい。

このメモリは特定のサイズまたは編成のみに制限されて
はいないが、一実施例においては２５６にビットのＳＲ
ＡＭであり、アレイは５１２行５１２列のセルを有する
。前記の列はそれぞれ２Ｓ６列の２つのデータ・グルー
プに分割され、同時に２ビットのデータが読み書き可能
である。

第２図に示すように、各列内の各セルは１対のビット線
（たとえばＢＬＯとＢＲＯ）に接続され、各行内の各セ
ルは少なくとも１本のワード線（たとえばＷＬＯ）に接
続される。個々のセルは、そのセル用の特定のビット線
対およびワード線上の信号によって、読取りおよび書込
みのため選択（アドレス）される。また、各読取り操作
または書込み操作の後に、同じビット線およびワード線
上の他の信号によって、セルが「非選択」またはリスト
ア（プリチャージ）される。

前記のビット・アドレス信号およびビット・リストア信
号は、ビット・アドレス／デコード回路１２によって生
成され、ワード・アドレス信号は、ワード・アドレス／
デコード回路１４によって生成される。第２図に示すよ
うに、ビット・アドレス回路は、複数（たとえば８個）
のデコードされていないビット・アドレス人力ＢＯ−８
７を受け取るように構成され、ワード・アドレス回路は
、複数（たとえば９個）のデコードされていないワード
・アドレス入力ｗｏ−ｗｓを受け取るよつに構成されて
いる。列は２つのデータ・グループに分割されているた
め、アレイの５１２の列から２列を選択するのに８個の
ビット・アドレス入力で充分であり、また９個のワード
・アドレス入力で６１２の行から１行を選択する。

データは読取書込回路１６によって一時に２ビットづつ
アレイに書き込まれまたはアレイから読み取られ、読取
り／書込み（Ｒ／Ｗ）信号によって制御される。前記の
回路は、通常は従来型の作動センス増幅器と関連回路を
含むが、必要なら一時に３ビット以上を扱うように拡張
することもできる。

第２図の最後の要素は、従来型のアドレス・ゲートまた
はアドレス遷移検出（ＡＴＤ）ブロック１８であり、こ
れは正しい時点で記憶セル選択を行なうようにアドレス
回路１２および１４をイネーブルする。たとえば、定期
的クロック・パルスによって制御される同期式メモリで
は、メモリ・サイクルの読取り期間中または書込み期間
中に、クロック・パルスがゲート１８にセルを選択させ
る。

非同期式メモリでは、クロック・パルスは不要であり、
代りにＡＴＤ　１８が、従来通りアドレス信号遷移が検
出された時点で、アドレス回路１２および１４をイネー
ブルする。

ビット・アドレス／デコード方式 第を図に移ると、本発明による第２図のビット・アドレ
ス／デコード回ｖ８１２のより詳細なブロック図が示さ
れている。この２段マトリクス・デコード方式では、複
数のデコードされていないビット・アドレス線（ＢＯな
いしＢ７）が、複数のビット・アドレス・レシーバ回路
２０に入力される。この実施例では、各ビット・アドレ
ス・レシーバは１つの入力と複数の出力を有し、アドレ
スのｌビットに対する第１段デコードの（部分的にデコ
ードされた、または中間の）ビット・アドレスを供給す
る。ビット人力ＢＯ−８５（入力Ｊ−０）用のレシーバ
は８つの出力を有し、ビット人力Ｂ６およびＢ７（入力
ＰおよびＱ）用のレシーバは４っの出力を有する。いず
れの場合も、出力の半分は入力信号と同相であり（図中
の”ＩＰ″″）、出力の半分は位相外れである（図中の
”ＯＰ″）。

（第８図も参照されたい） アドレス・レシーバの出力は、完全な第１段ビット・デ
コードを実行するため、種々の組合せで２０本のビット
・アドレス線ＢＡＯ−ＢＡ１９に接続されている。前記
のアト１ノス線は３つのグループに分けられる。第１図
に示すように、グループ１はＢＡＯ−ＢＡ７を含み、グ
ループ２はＢＡ８−ＢＡ１５を含み、グループ３はＢＡ
１８−Ｂａ２Ｏを含む。これによって、アドレス線が第
２段のビット・アドレス・デコード回路に適切に接続さ
れる。

ビット・デコードの第２段は複数のビット・デコーダ回
路３０によって実行される。本発明の一実施例における
ように２５６にビットＳＲＡＭのビット・デコードを扱
うには、２５Ｅ３個のビット・デコーダ３０が必要であ
り、各デコーダはＩＮＩ、ＩＮ２、ＩＮ３など複数の入
力を有する。各入力は種々の組合せで各グループの中間
ビット・アドレスｍｃ第ｉａ階のビット・デコード出力
線）のうちの１本に接続される。

アドレス・ゲート１８は、読取りまたは書込みの開始時
に第１段の出力を解放してビット・デコーダに送り、待
機中はデコーダを選択解除する。前述のように、ゲート
１８はクロックによる同期モードで動作することができ
、非同期動作ではその代りにＡＴＤ回路を使うことがで
きる。

本発明で利用する２段マトリクス・ビット・デコード方
式は、ビット・アドレス線上のファン・アウト数が少な
くなる点で、１段方式に比べて大きな利点がある。ファ
ン・アウトの半減（すなわち１２８個のデコーダの代り
に僅か６４個のデコーダへのファン・アウト）が達成さ
れ、アドレス線のスイッチング速度が大きく向上する。

各ビット・デコーダへの入力数も８個から３個へと減少
する。

さらに、このデコード方式の全回路は、アレイと共に単
一の半導体チップ上に製作することができる。

本発明のもう１つの特筆すべき特徴は、各ビット・デコ
ーダ３０が、１つまたは複数のビット選択回路４０に入
力される２つの出力線（ビット・デコード出力とリスト
ア出力）を備えることである。また、各ビット選択回路
は２つの出力を有し、これは記憶セルの列に接続される
ビット線対（たとえばＢＬＯとＢＲＯ）を構成する。

本発明のもう１つの特徴は、各ビット選択回路が、それ
に関連するビット・デコーダ回路とあいまって、正しい
タイミング（両相）でアレイのビット線にビット選択信
号とリストア（またはプリチャージ）信号の両方を発生
することである。これについては以下でさらに詳しく説
明する。これは、リストア信号を発生するために別にリ
ストア回路またはプリチャージ回路（特にタイミング回
路）を備える必要があった、従来技術のＳＲＡＭとは異
なる。

本発明のアドレス・レシーバ回路２０１アドレス・ゲー
ト１８、ビット・デコーダ回路３０およびビット選択回
路４０の好ましい実施例は、それぞれ第３図、第４図、
第６図および第６図により詳細に示されている。

アドレス・レシーバ回路 第３図は、本発明による第１図のアドレス・レシーバ回
路２０のＢ　Ｉ　ＣＭＯＳによる実施例を示す。この回
路は多重両相出力を備えたエミッタ・フォロワ型電流ス
イッチ回路であり、ビット・アドレスまたはワード・ア
ドレスの１ビットに対して、ビット・アドレス・レシー
バまたはワード・アドレス・レシーバのいずれかとして
使用することができる。

第３図のアドレス・レシーバ回路は、（１）第１段また
は中間のデコードに対応する真の出力と反転出力（それ
ぞれＩＰｌ−ＩＦ５および０Ｐ１−ＯＦ２）を供給する
こと、および（２）外部回路からメモリ・アドレス回路
へ信号が入る際の信号レベル変換を行なうことを含めて
、いくつかの機能を実行する。

前記の特定の実施例では、ビット・アドレスまたはワー
ド・アドレスの１ビットから８個の出力が発生される。

４個の出力（ＩＰＩ−ＩＦ５）は入力と同相であり、４
個の出力（ＯＰＩ−ＯＦ２）は入力と位相外れである。

同相出力は、直列接続されたＢ　Ｉ　ＣＭＯＳ）ランジ
スタ対（バイポーラＴ１２とＦＥＴ　　Ｎ２、Ｔ１４と
Ｎ４、Ｔ１８とＮ８、Ｔ１８とＮ８）を駆動するバイポ
ーラ・ブツシュ−プル回路（バイポーラＮＰＮ　）ラン
ジスタＴ４およびＴｌ０）によって形成されるＢＩＣＭ
ＯＳ回路部分で発生される。同様に、位相外れ出力は、
直列接続されたＢＩＣＭＯＳ）ランジスタ対（Ｔ１３と
Ｎ１、Ｔ１５とＮ３、Ｔ１７とＮ５、Ｔ１９とＮ７）を
駆動するバイポーラ・ブツシュ−プル回路（バイポーラ
・トランジスタＴ３およびＴ１１）によって形成される
もう１つのＢＩＣＭＯＳ回路部分で発生される。

第３図の回路のトランジスタＴ３、Ｔ４およびＴ７−Ｔ
８は電流スイッチ構成で結合され、入力トランジスタＴ
１によって駆動される。トランジスタＴ２は電流スイッ
チの入力信号に対する基準電圧を発生する。トランジス
タＴ５およびＴ６はそれぞれノード３および４に対する
低レベル・クランプとして動作して、Ｔ３およびＴ４が
飽和領域に切り替えられないようにする。トランジスタ
Ｔ７、Ｔ８、Ｔ９は電流ミラーの電流源を形成する。

トランジスタ対Ｔｌ−Ｔ２は、電流スイッチＴ３−Ｔ４
用のレベル変換回路としても働く。レベル変換が必要と
なるのは、メモリ外部の回路がある形式（たとえばＥＣ
ＬやＴＴＬなと）であり、デコーダまたは記憶セルが別
の形式（たとえばＣＭＯＳやＢＩＣＭＯＳなど）であっ
て、それぞれの形式の回路の信号電圧レベルが異なる場
合である。この場合、アドレス・レシーバより前の回路
はバイポーラになり、それより後のビット・デコーダお
よびワード・デコーダの段は（以下に説明する）ＣＭＯ
Ｓ入力を備えたＢＩＣＭＯＳ回路になる。入力ＥＣＬ論
理回路のレベル間スイングが小さい（−典型的には１ボ
ルト）ので、デコーダ内の入力ＦＥＴのゲートを駆動す
るために、これをより大きなスイング（典型的には２ボ
ルト以上）に変換する必要がある。

アドレス・レシーバ回路内で入力レベル変換を行なうこ
とにより、電流スイッチ段（Ｔ３−７４）はこの比較的
大きなスイングを発生することができる。この手法によ
り、アドレス・レシーバ内またはその他の場所に追加の
ＣＭＯＳレベル変換デバイスが不要になり、回路の遅延
が最小に保たれる。

アドレス・ゲート・レシーバ回路 第４図は、第２図および第１図のアドレス・ゲート・レ
シーバ回路１８のバイポーラによる実施例を示す。この
回路は、第３図のアドレス・レシーバに多少類似してい
るが、第２図に示したビット・アドレス・ゲートとして
もワード・アドレス・ゲートとしても使用できる。好ま
しい実施例では、このアドレス・ゲートは、外部クロッ
クによって駆動される同期式メモリ内で使用でき、この
ときアドレス・ゲートは、入力クロック・パルスと同相
であるがＣＭＯＳレベルにレベル・シフトされた８個の
出力Ｇ１−Ｇ３を有する。非同期式メモリでは、第５図
の回路の代りに、従来のアドレス遷移検出（ＡＴＤ）回
路を使用することができる。

ビット・デコーダ回路 第６図を参照すると、本発明による第１図のビット・デ
コーダ回路３０のＢＩＣＭＯ３による実施例が示されて
いる。本発明の特筆すべき特徴は、前記ビット・デコー
ダ回路が、ＢＩＣＭＯＳ駆動部分３４に結合されたＢＩ
ＣＭＯＳデコード部分３２を含むことである。デコード
部分３２は論理ＮＯＲ回路としても動作する。第５図の
回路は、複数の入力（好ましい実施例では、ＩＮｌ、Ｉ
Ｎ２およびＩＮＳの３個）と、逆位相の２個の出力すな
わち「ビット・デコード」および「リストア」を有する
。入力は第１図のビット・アドレス線から取り出され（
各グループごとに１本の線から１個の入力）、出力は第
１図のビット選択回路４０に結合される。

好ましい実施例では、デコード部分またはＮ。

Ｒ部分３２は、４個のＮチャネルＦＥＴ　（ＮＦＥＴ）
、１個のＰチャネルＦＥＴ　（ＰＦＥＴ）　、および１
個のＮＰＮバイポーラ・トランジスタを含む、３人力１
出力６デバイス回路からなる。入力ＩＮＩ、ＩＮ２、Ｉ
ＮＳは、それぞれ３個のＮＦＥＴ　　Ｎｌ、Ｎ２、Ｎ３
のゲートに結合される。

入力ＩＮＩはＰＦＥＴ　　Ｐｉのゲートにも結合され、
Ｐｌのソース−ドレイン間電流経路は、Ｎ１のソース−
ドレイン間電流経路と直列に結合されてインバータを形
成する。入力ＮＦＥＴのソース−ドレイン間電流経路は
すべて、この回路の内部ノード１と２の間に並列に結合
されている。デバイスｐｔのソース−ドレイン間電流経
路は、ノード１と第１電圧源ｖＣＣの間に結合されてい
る。ノード１は部分３２の「出力」を供給する。

本発明の第５図のビット・デコーダ回路３０の部分８２
のもう１つの特筆すべき特徴は、バイポーラ・トランジ
スタＴ１であり、これは好ましい実施例ではＮＰＮ）ラ
ンジスタである。従来技術とは異なり、トランジスタＴ
１は、デコーダ回路の選択解除時にノード１の高速−時
放電（プルダウン）に使用されるだけでなく、部分３２
の基本的ＮＯＲ論理操作の実施を助けるためにも使用さ
れる。これは、ＩＮＩまたはｌＮ２またはＩＮＳのいず
れかが「高レベル」の時にノード１に対してＴ１が行な
うクランプ動作によって実施される。

入力の特定の組合せの際にノード１をプルアップしよう
と試みるＰｌに「対抗する」ため、Ｔ１はノード１をプ
ルダウンして適正な論理ＮＯＲ出力を供給しなければな
らない。第５図の部分３２は、バイポーラ・トランジス
タＴ１がなければ、ノード１に正しい論理ＮＯＲ出力信
号を供給しない。

トランジスタＴ１はまた、ノード１での出力に対する入
力ｌＮ１−ＩＮＳのノイズの影響の減少を助け（適正な
レベル制御を行ない）、入力に直列接続されたＰＦＥＴ
を不要にして、スピードを増加させる。

本発明のもう１つの特徴は、ＰＦＥＴデバイスＰ１がノ
ード１に対する能動プルアップ・デバイスとして機能す
ることであり、またＰｌがデバイスＮ１とあいまってｌ
Ｎｌ−ｌＮ５に現れる部分的にデコードされた（中間の
、または第１段デコードの）ビット・アドレスの入力デ
コードを助けることである。重要なことであるが、この
回路にはただ１つのＰＦＥＴデバイスしか必要でない。

本発明のもう１つの特徴は、Ｐｌが、たとえ待機モード
のときでも、常に少なくともわずかにｒオン」状態であ
ることである。これは、アドレス・レシーバ回路（第３
図）から取られる入力信号の「高」レベルを正しく調整
すること、およびＰＦＥＴのターン・オン閾値電圧を（
たとえば製造中に）調整することによって達成される。

ＩＮｌが「オフ」からｒオン」へ（たとえばｒ高レベル
」から「低レベル」へ）と変化する際に、Ｐｌの出力は
「わずかにオン」から「完全にオン」へと変化する。こ
れにより、メモリ・アドレッシング速度が大きく向上し
、したがって読取り操作および書込み操作の速度も大き
く向上する。

第５図の回路部分３２に関する説明の最後に、デバイス
Ｎ４はノード２に対する任意選択のブリーダまたは放電
（プルダウン）デバイスとして動作し、またデバイスＮ
４とＴ１が協働してノード１の電圧クランプとして動作
する。

部分３２はノード１で第５図の駆動部分３４に結合され
ている。好ましい実施例では、駆動部分３４は、（ノー
ド１に）１個の信号入力と、「ビット・デコード（読取
り書込み）」出力と「リストア（プリチャージ）」出力
の２個の出力を有する１人力２出力５デバイスのＢＩＣ
ＭＯ３回路からなる。ビット・デコード出力はバイポー
ラ・トランジスタＴ３のエミッタから取り出され、リス
トア出力はＴ３のコレクタから取り出される。

ビット・デコード出力レベル（高レベルおよび低レベル
）はチップ上で発生される電圧源ＶＢＤによって制御さ
れており、電圧源ＶＢＤは柔軟なビット・デコード出力
を供給するように調整可能である。ビット・デコード出
力のプルダウンはＮＦＥＴ　　Ｎ５によって行なわれ、
リストア出力のプルアップはＰＦＥＴ　　Ｐ２によって
行なわれる。

バイポーラ・トランジスタＴ２は電流ミラーの高レベル
・クランプとして動作し、トランジスタＴ３に対する飽
和防止機能および安定化機能を提供する。バイポーラ・
トランジスタで４はまた、ビット・デコード出力の選択
レベル（高レベル）に対スる高レベル・クランプとして
も動作する。

ビット・デコーダ回路の動作 次に、第５図のビット・デコーダの動作について説明す
る。第１１図の波形を同時に参照されたい。

デコーダを選択するには、第５図の３個の入力ＩＮＩ、
ｌＮ２、ｌＮ３がすべて低レベルでなければならない。

ビット・デコーダは２個の出力「リストア」と「ビット
・デコード」を有するが、これらは互いに逆位相である
。「リストア」信号はビット選択回路のリストア機能を
制御するが、ｒビット・デコード」信号は読取り書込み
機能を制御する。「リストア」線および「ビット・デコ
ード」線は共に２個のビット選択回路を駆動するように
ファン・アウトして、アレイの構成を２倍にする。

待機／非選択状態。待機／非選択状態では、アドレス・
ゲート１８（第３図）の出力は高レベルである。デコー
ダをディスエーブルするために、ビット・デコーダの入
力（ＩＮｌ、ｌＮ２またはｌＮ５）のうち少なくとも１
個が高レベルである。

この状態のとき、ＰＭＯＳデバイスＰｉ（第５図）は、
その閾値電圧としてＶＢＥよりも低い電圧レベルが選択
されているため、「わずかに」オンに保たれる。ＮＭＯ
ＳデバイスＮ１は「完全に」オンになって、ノード１を
クランプ・ダウンする。

Ｐｌから供給される少量の直流電流がＮｌを通って流れ
、プルダウン・トランジスタＴ１をオンに保つ。この状
態のとき、電流ミラーのエミッタ・フォロワ（Ｔ２−７
３）はオフになっている。

「リストア」出力はＶＣＣで高レベルであり、「ビット
・デコード」はＶＢＤで低レベルである（ＶＢＤはＶＥ
ＥよりもＶＢＥだけ高いチップ上の基準電圧線である）
。

選択状態。メモリの読取り操作または書込み操作のため
にビット・デコーダを選択するには、３個のデコーダ入
力がすべて低レベルでなければならない。ＮＭＯＳデバ
イスＮ１−Ｎ３はオフになり、ＰＭＯＳデバイスＰ１は
「わずかに」オンから「完全に」オンへと切り替えられ
る。これによってノード１がプルアップされて、トラン
ジスタ対Ｔ２−７３をオンにする。Ｔ２−Ｔ３がオンに
なると、「ビット・デコード」出力は（Ｔ４によってク
ランプされた）ＶＢＤよりＩＶＢＥ上のレベルまで立ち
上がり、それによって（以下に説明する）ビット選択回
路内の入力トランジスタを活動化させる。ビット・デコ
ード信号の立上りの間、リストア出力はビット・デコー
ド線よりもＩＶＣＥだけ高い低レベルにプルダウンされ
る。リストア信号が低レベルになると、リストア・デバ
イスがオフになって、読取りまたは書込みのためにビッ
ト線がイネーブルされるようになる。

ビット選択回路 各ビット・デコーダ回路と連動して、本発明による第１
図のＢＩＣＭＯＳビット選択回路４０が動作する。この
回路の好ましい実施例を第８図に示す。各ビット選択回
路は、ｌ対のビット線ＢＬおよびＢＲを介して記憶セル
１１の列に接続されている。左ビット線（ＢＬ）はそれ
ぞれバイポーラ・トランジスタＴ２およびＴ１を介して
第５図のビット・デコード出力およびリストア出力に直
接結合され、右ビット線（ＢＲ）はそれぞれバイポーラ
・トランジスタＴ４およびＴ３を介してビット・デコー
ド出力およびリストア出力に直接結合されている。

デバイスＴ２およびＴ４はこの列の記憶セル用の書込み
駆動素子として動作し、デバイスＴ１およびＴ３は前記
のセル用のリストア駆動素子として動作する。セルの読
取りは、ＴＣｌＴＬｌＴＲからなる差動電流スイッチに
よって行なわれ、との差動電流スイッチは左センス増幅
器線ＳＡＬおよび右センス増幅器線ＳＡＲ，さらにセン
ス増幅器（図示せず）に電流を送る。セルの書込みは、
書込み制御回路（図示せず）と共にトランジスタＴ２お
よびＴ４を含むバイポーラ電流スイッチ配置によって行
なわれる。

ＮＦＥＴデバイスＮ１およびＮ２はブリーダ・デバイス
として動作する。このブリーダは等化デバイスの代りと
なる。デバイスＮ１およびＮ２は、待機時にＴ１とＴ２
をオンに保つことによって、Ｔ１とＴ２に対するより厳
格な制御を行なう。Ｎ１およびＮ２は、読取り操作また
は書込み操作中にビット線が選択された時にオフになる
。

本発明のもう１つの特筆すべき特徴は、第５図のビット
・デコード回路と共に動作する第６ｒＩＡのビット選択
回路が、（リストア・クロックなど）外部のリストア・
タイミング回路またはプリチャージ・タイミング回路を
必要とせずに、適正なタイミング（両相）でアレイの特
定のセル列の記憶セルにビット型デコード信号とリスト
ア信号の両方を供給できることである。言い換えれば、
（重要なタイミング機能を含む）リストア機能またはプ
リチャージ機能が、デコード／選択回路に組み込まれて
いる。具体的に言うと、リストア駆動素子Ｔ１およびＴ
３が、第１図および第５図のビット・デコーダ回路３０
のリストア出力から直接にその入力を取り出す。

ビット選択回路の動作 次に、第６図の回路の動作について説明する。

第１１図の波形を同時に参照されたい。

ビット選択回路（第８図）は、ビット線のリストア、セ
ルからの読取り、セルへの書込みを含めて、いくつかの
機能を実施する。リストア機能はエミッタ・フォロワＴ
１およびＴ３によって実行される（Ｎ１およびＮ２は、
ビット信号レベルを定義するため、待機中に前記のエミ
ッタ・フォロワに少量のブリーダ電流を供給する）。ビ
ット列が選択された時、リストア入力は低レベルになり
、Ｔ１およびＴ３がオフになって、ビット線が読取りま
たは書込み可能となる。前記のビット列が選択解除され
た時、Ｔ１とＴ３は再びオンになって、ビット線をプル
アップする。このリストア方式は、選択されたビット線
だけをリストアすればよいため、リストア電流が非常に
少ないという利点を有する。選択されなかったビット線
は変化しないままである。

ビット列の読取りは、バイポーラ差動電流スイッチＴＬ
およびＴＲによって行なわれる。読取り電流は共通電流
源Ｉｓによって供給され、ＩＳはセンス増幅器（図示せ
ず）から供給される。データはＳＡＬおよびＳＡＲ上で
電流操向センス増幅回路（図示せず）によって読み取ら
れる。書込みはトランジスタＴ２およびＴ４によって行
なわれるが、Ｔ２およびＴ４は他のビット選択回路とエ
ミッタ接続され、書込み制御回路（図示せず）によって
制御される。書込み操作中、ビット列の一方（データに
応じてＢＬまたはＢＲのいずれか）がＴ２またはＴ４の
いずれかによって負にプルされる。セルの書込みは相補
的に行なわれる。高電位側のビット線がセルに電流を流
し込み、低電位側がセルから電流を引き出す。この相補
式書込み方式により、非常に高速の書込み時間が可能と
なる。

本発明のビット・デコーダおよびビット選択回路の特徴
と利点のいくつかを要約すると、以下の通りである。

（ａ）高速。第１のビット・アドレス線（ＩＮｌ）がビ
ット・デコーダ（第５図）内のＰＦＥＴインバータに両
相エミッタ・フォロワ出力を供給するため、デコーダの
遅延が最小限に保たれる。さらに、ＰＦＥＴデバイスＰ
１は待機状態中も完全にオフになることはなく、わずか
にオンの状態に意図的に保たれるため、そのスイッチン
グ遅延も最小である。２段デコードによって、２５６個
のうちから１個を選択するのに、各ビット・デコーダに
３つの入力があれば充分である。これによって、回路の
デバイス数が減少するのみならず、ノード１に見られる
容量性負荷も減少する。回路の複雑さと性能とが共に改
善される。

（ｂ）単純なリストア。通常の読取り／書込みデコード
信号に加えて、ビット・デコーダはまた、ビット選択回
路にリストア信号を供給する。ビット線のリストアは、
ビット・デコーダが選択解除された時に適正な時点で自
動的に行なわれる。したがって、明示的なリストア・タ
イミングまたはクロック駆動回路は不要である。

（ｃ）飽和および安定性の制御。電流ミラー・エミッタ
・フォロワ構成（Ｔ２−Ｔ３）（第５図）は２つの機能
を受け持つ。第１に、Ｔ２はデコーダが選択されている
間、トランジスタＴ３に対する飽和防止クランプとして
働く。リストア信号が飽和領域に向かって低下する間に
、Ｔ３のＶＢＥはＴ２のＶＢＥよりも高速度で増大する
。Ｐｌからの過大なベース駆動電流はＴ２を通して操向
されて、Ｔ３が過度の飽和状態になることを防ぐ。

第２に、Ｔ２はビット・デコード線に対する発振クラン
プとしても働く。ビット・デコード信号は大電流スイッ
チに送られるため、高い誘導負荷がこれを不安定にする
傾向がある。Ｔ２はより良い安定性を得るため、工主ツ
タ・フォロワ構成の利得の減衰を助ける。

ワード・アドレス／デコード方式 次に、本発明の第２図のワード・アドレス／デコード回
路１４について説明する。第７図を参照すると、ワード
・アドレス／デコード１回路１１Ｄより詳細なブロック
図が示されている。この２段マトリクス・デコード方式
では、複数のデコードされていないワード・アドレス線
（ＷＯないしＷ８）が複数のワード・アドレス・レシー
バ回路２０に入力される。各レシーバ回路は第１図およ
び第３図のビット・レシーバと同形式のレシーバ回路で
よいが、好ましい実施例では、各レシーバ回路は１個の
入力を有し、また前記アドレスの１ビットに対する第１
段デコードの（部分的にデコードされた、または中間の
）ワード・アドレスを供給する複数（たとえば８個）の
出力を有する。出力の４個は入力と同相であり（図中の
ＩＰ″）、出力の４個は位相外れである（図中のＯＰ″
）。

（同時に第１０図を参照されたい） アドレス・レシーバの出力は２４本のワード・アドレス
線ＷＡ　Ｏ−ＷＡ　２３に様々な組合せで接続され、完
全な第１段ワード・デコードを実行する。これらのアド
レス線は３つのグループに分けられる。第７図に示すよ
うに、グループ１はＷＡＯ−ＷＡ７を含み、グループ２
はＷＡ　８−ＷＡ　１６を含み、グループ３はＷＡ１６
−ＷＡ２３を含む。これによってアドレス線はワード・
アドレスに対する第２段デコード回路に適正に接続され
る。

第２段ワード・デコードは、複数のワード・デコーダ回
路６０によって行なわれる。本発明の１実施例における
ように２５６にビットＳＲＡＭに対するワード・デコー
ドを扱うには、それぞれＩＮｌ、ＩＮ２、ＩＮ３など複
数の入力を有する５１２個のワード・デコーダ５ｏが必
要である。各入力は、中間アドレス線（第１段ワード・
デコード出力線）の各グループ内の１本の線に様々な組
合せで接続される。

アドレス・ゲート１８は、読取りまたは書込みの開始時
に第１段の出力を解放してビット・デコーダに送り、待
機中はデコーダを選択解除する。前述のように、ゲート
１８はクロックによる同期モードで動作することができ
、非同期動作にはＡＴＤ回路をその代りに使用すること
ができる。

本発明で利用される２段マトリクス・ワード・デコード
方式は、ワード・アドレス線上のファン・アウト数が少
な（なる点で、１段方式に比べて大きな利点がある。フ
ァン・アウト数は４分の１に減少しくすなわち、２５８
個の代りにわずか６４個のデコーダへのファン・アウト
）、アドレス線のスイッチング速度が大きく向上する。

各ワード・デコーダへの入力の数も９から３に減少する
。さらに、このデコード方式の全回路をアレイと共に１
個の半導体チップ上に製作することができる。

本Ｊ［のアドレス・レシーバ回路２０．アドレス・ゲー
ト１８、およびワード・デコーダ回路ＳＯの好ましい実
施例が、それぞれ第３図、第４図、および第８図により
詳細に示されている。アドレス・レシーバ回路およびア
ドレス・ゲート回路についてはすでに説明済みである。

ワード・デコーダ回路 第８図を参照すると、本発明による第７図のワード・デ
コーダ回路５０のＢＩＣＭＯＳによる実施例が示されて
いる。本発明の特筆すべき特徴は、このワード・デコー
ダ回路が駆動部分５２に結合す、ｔＬ＋’、Ｂ　Ｉ　Ｃ
ＭＯＳデコード部分５２を含んでいることである。デコ
ード部分５２は論理Ｎ０Ｒ１０Ｒ回路としても動作する
。第８図の回路は、複数の入力（好ましい実施例では、
ＩＮｌ、ＩＮ２、ＩＮＳの３個）と１個の出力「ワード
・デコード」を有する。入力は第１図のワード・アドレ
ス線から取り出され、各デコーダ回路の出力は、記憶セ
ルの行に接続するため、メモリ・アレイのワード線に結
合されている。

好ましい実施例では、デコーダまたはＮｏＲｌｏＲ部分
５２は、５個のＮＦＥＴと１個＋７）ＰＦＥＴと１個の
バイポーラ・トランジスタを含む、３人力２出カフデバ
イス回路からなる。入力ＩＮＩ、ＩＮ２、ＩＮＳはそれ
ぞれ３個のＮＦＥＴ　　Ｎ１、Ｎ２、Ｎ３のゲートに結
合されている。入力ＩＮ１はＰＦＥＴ　　Ｐｉのゲート
にも結合され、Ｐｌのソース−ドレイン間電流経路はＮ
１のソーＸ　−ドレイン間電流経路と直列に結合されて
インバータを形成する。入力ＮＦＥＴ　　Ｎ２およびＮ
３のソース−ドレイン間電流経路は、この回路の内部ノ
ード１と３の間に並列に結合される。デバイスＰ１のソ
ース−ドレイン間電流経路は、第１電圧源ＶＣＣ，入力
ＮＦＥＴ　　Ｎｌ、ノード２、任意選択のブリーダＮＥ
ＦＴ　　Ｎ５、および第２電圧源ＶＥＥに直列に結合さ
れている。ノード１は部分５２の１つの（ＮＯＲ電圧か
らなる）「出力」を供給し、ノード２は部分５２のもう
１つの（ＯＲと等価な電流からなる）ｒ出力Ｊを供給す
る。

本発明の第８図のワード・デコーダ回路５０の部分６２
のもう１つの特筆すべき特徴は、バイポーラ・トランジ
スタＴ４であり、これは好ましい実施例ではＮＰＮ　）
ランジスタである。従来技術とは興なり、トランジスタ
Ｔ４は、デコーダ回路の選択解除時にノード１の駆動（
プルダウン）に使用されるだけでなく、部分５２の基本
的Ｎ０Ｒ１０Ｒ論理操作の実施を助けるためにも使用さ
れる。

これは、ＩＮｌ、ｌＮ２またはＩＮＳのいずれかが「高
レベル」の時にノード１に対してＴ４が行なうクランプ
動作によって実施される。入力の特定の組合せの際に、
ノード１をプルアップしようと試みるＰｌに「対抗する
」ため、Ｔ４はノード１をプルダウンして適正な論理Ｎ
０Ｒ１０Ｒ出力を供給しなければならない。第８図の部
分５２は、バイポーラ・トランジスタＴ４がなければ、
ノード１に正しい論理ＮＯＲ出力を供給し江い。トラン
ジスタＴ４はまた、ノード１での出力に対する入力ｌＮ
ｌ−ｌＮ５のノイズの影響の減少を助け、入力に直列接
続されたＰＦＥＴデバイスを不要にする。

本発明のもう１つの特徴は、ＰＦＥＴデバイスＰ１がノ
ード１に対する能動プルアップ・デバイスとして機能す
ることであり、またＰｌがデバイスＮ１とあいまってｌ
Ｎ１−ＩＮＳに現れる部分的にデコードされた（中間の
または第１段デコードの）ワード・アドレスの入力デコ
ードを助けることである。この回路にはただ１つのＰＦ
ＥＴｔ。

か必要でない。

本発明のもう１つの特徴は、Ｐｌが、たとえ待機モード
のときでも、常に少なくともわずかに「オン」であるこ
とである。これは、アドレス・レシーバ回路（第３図）
から受け取る入力の「高」レベルを正しく調整すること
、およびとのＰＦＥＴのターン・オン閾値電圧を（たと
えば製造中に）調整することによって達成される。ＩＮ
Ｉが「オフ」から「オン」へ（たとえば「高レベル」か
ら「低レベル」へ）と変化する際に、ＰＬの出力は「わ
ずかにオン」から「完全にオン」へと変化する。これに
より、メモリ・アドレッシング速度が大きく向上し、し
たがって読取り操作および書込み操作の速度も大きく向
上する。

第８図の回路の部分５２に関する説明の最後に、デバイ
スＮ４およびＮ５はそれぞれノード３および２に対する
任意選択のブリーダまたは放電（プルダウン）デバイス
として動作し、またデバイスＮ５とＴ２が協働してノー
ド２に対する電圧クランプとして動作する。

部分５２はノード１および２で第８図の駆動部分６４に
結合されている。好ましい実施例では、駆動部分６４は
、ワード・デコード信号を出力で供給する２人力１出力
３デバイスのバイポーラ回路からなり、プツシ１プル構
成のトランジスタＴ１およびＴ２によって駆動される。

前記のワード・デコード出力は、トランジスタＴ１のエ
ミッタ（Ｔ２のコレクタ）から取り出される。回路部分
５４の「入力」は部分５２のノード１および２から取り
出され、それぞれトランジスタＴ１およびＴ２のベース
に結合される。トランジスタＴ３は、Ｔ２の低レベル飽
和防止クランプとして働く。トランジスタＴ２は、部分
５２のＮＦＥＴ　　Ｎｌによって供給されるノード２か
らの電流によって独特な方式でバイアスされる。

ワード・デコーダ回路の動作 次に、第８図の回路の動作について説明する。

第１１図の波形を同時に参照されたい。

第２段デコード機能は、ＢＩＣＭＯＳフロント・エンド
とバイポーラ・プッシュプル出力とを有する高速ワード
・デコーダ（第８図）によって実行される。３つのデコ
ード入力がそれぞれ３つのアドレス・グループ内の１本
のアドレス線に接続されている。ワード線を選択するに
は、３個の入力がすべて低レベルでなければならない。

５１２個のワード・デコーダのうちの１個だけがデコー
ドされて、選択されたワード線を高レベルに駆動する。

各ワード・デコーダ出力（ＷＬ）は５１２個の記憶セル
にファン・アウトされて、それに接続された全セルがワ
ード線の選択および選択解除時に活動化されるようにす
る。

（ａ）待機／非選択状態。待機状態では、アドレス・ゲ
ート１８（第３図）の出力は高レベルである。デコーダ
をディスエーブルするために、入力（ＩＮＩ、ｌＮ２ま
たはｌＮ５）のうち少なくとも１個が高レベルである。

この状態のとき、ＰＭＯＳデバイスＰ１（第８図）は、
ＶＢＥよりも低い電圧レベルがその閾値電圧として選択
されているため、「わずかに」オンに保たれる。ＮＭＯ
ＳデバイスＮ１は「完全に」オンになって、ノード１を
クランプ・ダウンし、それによってエミッタ・フォロワ
Ｔ１をオフにする。Ｐｌから供給される少量の直流電流
がＮ１を゛通って流れ、ワード線のプルダウン・トラン
ジスタＴ２をオンに保つ。ＷＬの非選択レベルはクラン
プ・トランジスタＴ３によって定義され、Ｔ３は電源お
よびデバイスの変動に追従するように、チップ上で発生
された基準電圧源（ＶＲＦ）によって制御される。

（ｂ）選択状態。メモリの読取り操作または書込み操作
のためにワード・デコーダを選択するには、３個のデコ
ーダ入力がすべて低レベルでなければな、らない。ＮＭ
ＯＳデバイスＮ１−Ｎ３はオンになり、ＰＭＯＳデバイ
スＰ１は「わずかに」オンから「完全に」オンへ切り替
えられる。したがってノード１がｖＣＣにプルアップさ
れ、Ｔ１は素早くオンになってワード線を高レベルに駆
動する。

上記のワード・デコーダ／ドライバ回路は、スイッチン
グ速度が非常に高速であり、かつ回路がさほど複雑でな
いという利点を有する。最初のワード・アドレス線がＰ
ＭＯＳインバータ（第８図）にバイポーラ・エミッタ・
フォロワのプルアップを供給するので、デコーダの遅延
は最小限に保たれる。さらに、ＰＭＯＳデバイスＰ１は
待機状態中も完全にオフになることはなく、わずかにオ
ンの状態に意図的に保たれるため、そのスイッチング遅
延も最小である。この２段デコードにより、５１２個の
うちから１個を選択するのに、ワード・デコーダに３つ
の入力があれば充分である。これによって、回路のデバ
イス数が減少するのみならず、ノード１に見られる容量
性負荷も減少する。

回路の複雑さと性能とが共に改善される。

本発明の好ましい実施例を参照して本発明を具体的に示
し説明してきたが、当業者なら理解するように、本発明
の趣旨および範囲から逸脱することなく、形態および細
部に種々の変更を加えることができる。たとえば、前記
実施例のＮＦＥＴ　）ランジスタを適当な変更を加えた
上でＰＦＥＴ　）ランジスタで置き換えることも、その
逆も可能である。また、ＮＰＨのバイポーラ・トランジ
スタを適当な変更を加えた上でＰＮＰ　）ランジスタで
置き換えることも、その逆も可能である。また、本発明
は、たとえば（異なるセルを用いる）多重ポート・メモ
リ、読取り専用メモリ、光メモリ、電気光メモリなど、
他の形式のメモリにも応用できる。光メモリおよび電気
光メモリでは、水出願書中でいう「信号」が、電圧レベ
ルではむく光パルスとなる。

【図面の簡単な説明】

第１図は、本発明によるメモリ・ビット・アドレス／デ
コード回路のブロック図である。 第２図は、本発明によるメモリ・アレイおよびそれに関
連するアドレス回路およびデコード回路の全体のブロッ
ク図である。 第３図は、本発明によるメモリ・アドレス回路で使用さ
れるアドレス・レシーバ回路２０（７）ＩＩ略回路図で
ある。 第４図は、本発明によるメモリ・ビット・アドレス回路
（第１図）で使用されるアドレス・ゲート・レシーバ回
路１８の概略回路図である。 第５図は、本発明によるメモリ・ビット・アドレス回路
（第１図）で使用されるビット・デコーダ回路３０の概
略回路図である。 第６図は、本発明によるメモリ・ビット・アドレス回路
（第１図）で使用されるビット選択回路４０の概略回路
図である。 第７図は、メモリ・ワード・アドレス／デコード回路の
ブロック図である。 第８図は、メモリ・ワード・アドレス回路（第７図）で
使用されるワード・デコーダ回路５０の概略回路図であ
る。 第８図は、第１図のビット・アドレス・レシーバ回１１
２０の代表的な第１段の（部分的にデコードされた）ビ
ット・アドレス出力を示す図表である。 第１０図は、第７図のワード・アドレス・レシーバ回路
２０の代表的な第１段の（部分的にデコードされた）ワ
ード・アドレス出力を示す図表である。 第１１図は、第１図、第５図、第８図、第７図および第
８図の回路の様々のビット線、ワード線およびリストア
線の選択および選択解除を示す一連の波形図である。 １０・・・・メモリ・アレイ、１１・・・・記憶セル、
１２・・・・ビット・アドレス／デコード回路、１４・
・・・ワード・アドレス／デコード回路、１６・・・・
読取り／書込み回路、１８・・・・アドレス・ゲート（
ＡＴＤ）、２０・・・・ビット・アドレス・レシーバ回
路またはワード◆アドレス・レシーバ回路、３０・・・
・ビット・デコーダ回路、４０・・・・ビット選択回路
、５０・・・・ワード・デコーダ回路。

Claims (14)

【特許請求の範囲】
1. （１）それぞれ１対のビット線に結合された記憶セルと
   、 デコードされていないビット・アドレス信号を受け取り
   、中間ビット信号を発生するためのビット・アドレス・
   レシーバ手段と、 前記アドレス・レシーバ手段に結合された、前記中間ビ
   ット信号を受け取り、ビット・デコード信号とリストア
   信号を発生するためのビット・デコーダ手段と、 前記ビット・デコーダ手段に結合された、前記ビット・
   デコード信号に応答して前記ビット線を選択し、かつ前
   記リストア信号に応答して前記ビット線をリストアする
   ためのビット選択手段と、を含むメモリ。
2. （２）前記記憶セルがＣＭＯＳまたはＢＩＣＭＯＳの１
   ビット・スタティック・ランダム・アクセス・記憶セル
   からなることを特徴とする、請求項１に記載のメモリ。
3. （３）前記のビット・デコード信号およびリストア信号
   が互いに逆位相であることを特徴とする、請求項１に記
   載のメモリ。
4. （４）前記の記憶セル、ビット・アドレス・レシーバ手
   段、ビット・デコーダ手段およびビット選択手段が、す
   べて１個の半導体チップ上に含まれることを特徴とする
   、請求項１に記載のメモリ。
5. （５）前記のビット・アドレス・レシーバ手段、ビット
   ・デコーダ手段およびビット選択手段が、それぞれＢＩ
   ＣＭＯＳ回路からなることを特徴とする、請求項１に記
   載のメモリ。
6. （６）前記ビット・デコーダ手段が、ＢＩＣＭＯＳの出
   力駆動部分に結合されたＢＩＣＭＯＳの入力ＮＯＲ論理
   部分を有するＢＩＣＭＯＳトランジスタ回路からなり、
   前記出力部分が前記ビット・デコード信号および前記リ
   ストア信号の両者を互いにタイミングを調整して発生す
   るように配置されていることを特徴とする、請求項１に
   記載のメモリ。
7. （７）デコードされていないビット・アドレス信号を受
   け取るための複数の入力線と、 前記入力線に結合された、ＮＯＲデコード操作を実行す
   るためのＢＩＣＭＯＳのＮＯＲ回路部分と、 前記ＮＯＲ部分に結合された、互いに逆位相の、ビット
   線デコード信号である第１信号と、ビット線リストア信
   号である第２信号の２つの出力信号を発生するためのＢ
   ＩＣＭＯＳ駆動回路部分とを含む、ＣＭＯＳまたはＢＩ
   ＣＭＯＳのスタティックＲＡＭアレイ内の記憶セルのア
   ドレスのビット線部分をデコードするためのＢＩＣＭＯ
   Ｓデコーダ回路。
8. （８）前記回路の前記ＮＯＲ部分が、複数の電界効果ト
   ランジスタに結合された１個のバイポーラ・トランジス
   タを含み、また前記バイポーラ・トランジスタが駆動機
   能とノイズ減少機能を共に提供するように配置されてい
   ることを特徴とする、請求項７に記載のデコーダ回路。
9. （９）列に記置された複数のＣＭＯＳまたはＢＩＣＭＯ
   ＳのスタティックＲＡＭセルと、 各対が１セル列に結合された、ビット線の対と、各対が
   読取り駆動回路を介して前記ビット線に結合された、読
   取り線の対と、 各対が前記ビット線に結合された、書込み線の対と、 書込み駆動回路の制御端子に結合された、ビット線の１
   対ごとに１本のビット・デコード線と、リストア駆動回
   路に結合された、ビット線１対ごとに１本のリストア線
   とを含み、 各ビット・デコード線およびリストア線がＢＩＣＭＯＳ
   ビット・デコーダとビット選択回路との組合せに結合さ
   れ、前記のＢＩＣＭＯＳビット・デコーダとビット選択
   回路の組合せが、別のリストア・タイミング回路を必要
   とせずに、ビット・デコード機能とタイミングを調整し
   た、特定のビット線対上のセルに対するリストア機能を
   実行することを特徴とする、 ＣＭＯＳまたはＢＩＣＭＯＳのスタティック・ランダム
   ・アクセス・メモリ、アレイ用のＢＩＣＭＯＳビット・
   デコーダ回路。
10. （１０）第１ノードと第２ノードの間に並列に接続され
    た、少なくとも３個のある導電型の入力電界効果トラン
    ジスタと、 それぞれ各入力電界効果トランジスタの制御端子に接続
    された、少なくとも３個の入力端子と、前記第１ノード
    と第１電圧源の間に接続され、その制御端子が入力端子
    に接続された、逆の導電型の１個の電界効果トランジス
    タと、 前記第１ノードと第２電圧源の間に接続され、その制御
    端子が第２ノードに接続された１個のバイポーラ・トラ
    ンジスタと、 前記第１電圧源と第３電圧源の間に接続され、その入力
    が前記第１ノードに接続され、前記第１ノードの信号に
    応答して互いに逆位相のビット・デコード信号とリスト
    ア信号とを発生するように配置された出力駆動手段と、 を含むことを特徴とする、ＢＩＣＭＯＳビット・デコー
    ダ回路。
11. （１１）左ビット線および右ビット線と、 左読取り線および右読取り線と、 左書込み線および右書込み線と、 ビット・デコード線およびリストア線と、 前記ビット線に接続された記憶セルと、 第１電圧源と前記左ビット線と前記左書込み線の間に直
    列に接続され、各トランジスタの制御端子がそれぞれ前
    記リストア線およびビット・デコード線に接続された、
    第１および第２のバイポーラ・トランジスタと、 前記第１電圧源と前記右ビット線と前記右書込み線の間
    に直列に接続され、各トランジスタの制御端子がそれぞ
    れ前記リストア線およびビット・デコード線に接続され
    た、第３および第４のバイポーラ・トランジスタと、 前記読取り線とセンス電流源の間に電流スイッチを構成
    するように接続され、各トランジスタの制御端子がそれ
    ぞれ前記左ビット線、右ビット線およびビット・デコー
    ド線に接続された、第５、第８および第７のバイポーラ
    ・トランジスタと、前記ビット線の間に直列に接続され
    、各トランジスタの制御端子が前記リストア線に接続さ
    れた、第１および第２の電界効果トランジスタと、を含
    むことを特徴とする、ＢＩＣＭＯＳビット選択回路。
12. （１２）メモリ・アドレスの１ビットを表す入力信号を
    受け取るための入力端子と、 前記入力端子に結合された、バイポーラ・レベル変換手
    段と、 前記レベル変換手段に結合された、バイポーラ電流スイ
    ッチと、 前記電流スイッチ手段に結合された、前記入力信号と同
    相の複数の出力信号を発生するための第１のＢＩＣＭＯ
    Ｓ出力手段と、 前記電流スイッチ手段に結合された、前記入力信号と位
    相外れの複数の出力信号を発生するための第２のＢＩＣ
    ＭＯＳ出力手段と を含むことを特徴とする、ＢＩＣＭＯＳアドレス・レシ
    ーバ回路。
13. （１３）入力信号をデコードしてデコードされた出力信
    号を発生するためのデコード手段と、 前記デコード手段に結合された、メモリ選択回路に入力
    される第１および第２の駆動信号を発生するための駆動
    手段とを含み、 前記第１駆動信号がビット・デコード信号であり、前記
    第２駆動信号がリストア信号であり、前記リストア信号
    が前記ビット・デコード信号と位相外れであることを特
    徴とする、 メモリ・アドレス・デコーダ回路。
14. （１４）ＢＩＣＭＯＳ論理演算部分を有し、前記部分が
    電界効果トランジスタとバイポーラ・トランジスタとを
    含み、論理演算機能と出力駆動機能を実行するように前
    記バイポーラ・トランジスタが前記電界効果トランジス
    タと結合されていることを特徴とする、論理ＮＯＲ回路
    。