JPH03147158A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH03147158A JPH03147158A JP1286275A JP28627589A JPH03147158A JP H03147158 A JPH03147158 A JP H03147158A JP 1286275 A JP1286275 A JP 1286275A JP 28627589 A JP28627589 A JP 28627589A JP H03147158 A JPH03147158 A JP H03147158A
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- JP
- Japan
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- memory
- signal
- circuit
- write
- memory write
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- Pending
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- 230000005764 inhibitory process Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御回路に関し、特にメモリ書き込み許
可回路を有するメモリ制御回路に関する。
可回路を有するメモリ制御回路に関する。
マイクロプログラムを使用した一般的な装置の構成例を
第３図に示す、第３図においてＲＯＭ１３はマイクロプ
ログラムを格納しているメモリであり、ＣＰＵ１０では
このＲＯＭ１３から命令を読み出して実行し、ＲＡＭ１
２に対してや入出力装置（図示せず〉に対してデータの
書き込み・読み出しを行なう、メモリ制御回路１１では
ＲＡＭ１２への信号を制御する。特にＲＡＭ１２にはプ
ログラムを実行する上で必要なデータを格納するエリア
がある。それらのデータには、デイツプスイッチの代用
として使用するデータやシステムの設定条件を表わすデ
ータ等があり、プログラム実行中これらのデータがむや
みに書きかえられたり、壊されたりしないよう通常次の
ような方法で保護している。
第３図に示す、第３図においてＲＯＭ１３はマイクロプ
ログラムを格納しているメモリであり、ＣＰＵ１０では
このＲＯＭ１３から命令を読み出して実行し、ＲＡＭ１
２に対してや入出力装置（図示せず〉に対してデータの
書き込み・読み出しを行なう、メモリ制御回路１１では
ＲＡＭ１２への信号を制御する。特にＲＡＭ１２にはプ
ログラムを実行する上で必要なデータを格納するエリア
がある。それらのデータには、デイツプスイッチの代用
として使用するデータやシステムの設定条件を表わすデ
ータ等があり、プログラム実行中これらのデータがむや
みに書きかえられたり、壊されたりしないよう通常次の
ような方法で保護している。
まずＲＡＭ１２に書かれたデータは装置の電源が遮断さ
れると同時に全て消えてしまうため、第３図に示すよう
にＲＡＭ１２の電源に並列にバッテリーを接続し、装置
の電源が遮断されてもＲＡＭ１２はバッテリーが放電し
て電圧低下するまでの間、正常に動作してデータを保持
させる方法がある。またプログラム実行中に前述した保
護したいデータのエリアへ誤って書き込みを行なうこと
のないよう、第４図に示すようなメモリ制御回路を使用
する方法がある。以下この回路のデータ保護動作を説明
する。
れると同時に全て消えてしまうため、第３図に示すよう
にＲＡＭ１２の電源に並列にバッテリーを接続し、装置
の電源が遮断されてもＲＡＭ１２はバッテリーが放電し
て電圧低下するまでの間、正常に動作してデータを保持
させる方法がある。またプログラム実行中に前述した保
護したいデータのエリアへ誤って書き込みを行なうこと
のないよう、第４図に示すようなメモリ制御回路を使用
する方法がある。以下この回路のデータ保護動作を説明
する。
第５図はこのメモリ制御回路の動作を説明するためのタ
イミング図であってプログラム実行中メモリ書き込み許
可を指示する１０命令Ａを実行すると、ＩＯ命令Ａの実
行時間ａ中、信号１４がオンされ、この信号１４によっ
てメモリ書き込み許可口ＦＩ１１１７でメモリ書き込み
許可信号１８がオンされる。そこで、信号１８がオンさ
れている間に、メモリ書き込み命令が実行されると、Ｃ
で示すように、メモリライト信号（ＭＷＴ）１６がＡＮ
Ｄ回路１９によってメモリ２１に直接入力されるライト
信号２０が作られ、出力される。次に信号１８をオフす
るためにメモリ書き込み禁止を指示する■０命令Ｂを実
行すると、第５図に示すようにＩＯ命令１３の実行時間
す中信号１５がオンされ、この信号１５によってメモリ
書き込み許可回路１７でメモリ書き込み許可信号１８が
オフされる。この状態で仮にメモリ書き込み命令が実行
され、ｄで示すようにメモリライト信号（ＭＷＴ）１６
がオンされても、ＡＮＤ回路１９で拒絶されメモリ２１
に対して書き込みは行なわれない、つまり保護したいメ
モリのエリアに対する書き込みに当っては、必ずこの３
つの命令すなわち、メモリ書き込み許可を指示する命令
、メモリ書き込み命令、メモリ書き込み禁止を指示する
命令を実行する必要があり、メモリ内の一般のエリアへ
の書き込みを行なおうとしてアドレスが誤って、保護し
たいエリアを指してしまった場合などでもメモリ書き込
み許可が指示されていないため書き込みは行なわれず、
データは保護される。
イミング図であってプログラム実行中メモリ書き込み許
可を指示する１０命令Ａを実行すると、ＩＯ命令Ａの実
行時間ａ中、信号１４がオンされ、この信号１４によっ
てメモリ書き込み許可口ＦＩ１１１７でメモリ書き込み
許可信号１８がオンされる。そこで、信号１８がオンさ
れている間に、メモリ書き込み命令が実行されると、Ｃ
で示すように、メモリライト信号（ＭＷＴ）１６がＡＮ
Ｄ回路１９によってメモリ２１に直接入力されるライト
信号２０が作られ、出力される。次に信号１８をオフす
るためにメモリ書き込み禁止を指示する■０命令Ｂを実
行すると、第５図に示すようにＩＯ命令１３の実行時間
す中信号１５がオンされ、この信号１５によってメモリ
書き込み許可回路１７でメモリ書き込み許可信号１８が
オフされる。この状態で仮にメモリ書き込み命令が実行
され、ｄで示すようにメモリライト信号（ＭＷＴ）１６
がオンされても、ＡＮＤ回路１９で拒絶されメモリ２１
に対して書き込みは行なわれない、つまり保護したいメ
モリのエリアに対する書き込みに当っては、必ずこの３
つの命令すなわち、メモリ書き込み許可を指示する命令
、メモリ書き込み命令、メモリ書き込み禁止を指示する
命令を実行する必要があり、メモリ内の一般のエリアへ
の書き込みを行なおうとしてアドレスが誤って、保護し
たいエリアを指してしまった場合などでもメモリ書き込
み許可が指示されていないため書き込みは行なわれず、
データは保護される。
上述したように従来のメモリ制御回路では、メモリ書き
込み許可を指示する命令、メモリ書き込み命令、メモリ
書き込み禁止を指示する命令の３つの命令を実行するこ
とによって保護したいエリアへの書き込み可否を制御す
ることになっているため、メモリ書き込み許可を指示す
る■０命令が実行された後誤ってプログラムが暴走した
場合などにメモリ書き込み許可信号がオンされたままに
なってしまうと、メモリ内の保護したいエリアに対して
も書き込みが行なわれてデータが壊されることがあると
いう欠点があった。
込み許可を指示する命令、メモリ書き込み命令、メモリ
書き込み禁止を指示する命令の３つの命令を実行するこ
とによって保護したいエリアへの書き込み可否を制御す
ることになっているため、メモリ書き込み許可を指示す
る■０命令が実行された後誤ってプログラムが暴走した
場合などにメモリ書き込み許可信号がオンされたままに
なってしまうと、メモリ内の保護したいエリアに対して
も書き込みが行なわれてデータが壊されることがあると
いう欠点があった。
本発明の目的は、メモリ書き込み許可を指示するＩＯ命
令が実行された後に誤ってプログラムの暴走が生じた場
合などにもメモリ内の保護したいエリアのデータが破壊
されるおそれの少ないメモリ制御回路を提供することに
ある。
令が実行された後に誤ってプログラムの暴走が生じた場
合などにもメモリ内の保護したいエリアのデータが破壊
されるおそれの少ないメモリ制御回路を提供することに
ある。
本発明のメモリ制御回路は、メモリ書き込み許可ならび
に禁止を指示する信号を受けてメモリ書き込み許可信号
を発生するメモリ書き込み許可回路と、このメモリ書き
込み許可信号とメモリライト信号（ＭＷＴ）とでメモリ
を直接制御するメモリ書き込み信号を作るＡＮＤ回路と
を備えて構成されるメモリ制御回路において、各種の制
御信号を受けてメモリ書き込み禁止を指示する信号を出
力するＯＲ回路を設けることにより構成されている。
に禁止を指示する信号を受けてメモリ書き込み許可信号
を発生するメモリ書き込み許可回路と、このメモリ書き
込み許可信号とメモリライト信号（ＭＷＴ）とでメモリ
を直接制御するメモリ書き込み信号を作るＡＮＤ回路と
を備えて構成されるメモリ制御回路において、各種の制
御信号を受けてメモリ書き込み禁止を指示する信号を出
力するＯＲ回路を設けることにより構成されている。
次に本発明について図面を参照して説明する。
第１図および第２図はそれぞれ本発明の一実施例のメモ
リ制御回路のブロック図およびその動作を説明するタイ
ミング図である。第１図のメモリ制御回路において、メ
モリ書き込み許可を指示する命令（ＩＯ命令）が出され
ると、第２図（Ａ）、（Ｂ）で示すように、この命令を
実行している期間ａは信号１がオンされ、メモリ書き込
み許可口＃！４の出力のメモリ書き込み許可信号５がオ
ンされる。このメモリ書き込み許可信号５がオンしてい
る間にメモリ書き込み命令を実行するためにメモリライ
ト信号（ＭＷＴ＞６がオンされＡＮＤ回路７においてメ
モリ９に対するライト信号８が作される。またメモリ書
き込み許可信号５をオフするためのリセット信号３を作
るＯＲ回路２が設けられ、この実施例においてはリセッ
ト条件として入出力装置（図示せず）に対しての読み出
し・書き込み時に出力されるＩＯリード信号（ＩＯＲＤ
＞、ＩＯライト信号（ＩＯＷＴ）や、メモリに対しての
メモリリード信号（ＭＲＤ）メモリライト信号（ＭＷＴ
）の４信号のうちのいずれかがオンの時信号３をオンと
する。この実施例では必ずメモリ書き込み許可を指示す
る命令（工○命令）のすぐ後にメモリ書き洛み命令を実
行することとし、第２図＜Ａ）ではこの動作タイミング
を表わしている。この場合、信号５がオンになっている
間にメモリライト信号（ＭＷＴ）６が出力され、ライト
信号８がＣで示すように出力される。またメモリ書き込
み許可を指示する命令のすぐ後で誤ってプログラムが暴
走した場合を第２図（Ｂ）で表わしている。この場合は
プログラムが暴走した先で、ｌ０ＲＤ、ｌ０ＷＴ、ＭＲ
Ｄのいずれかが実行されたという信号３がＭＷＴ ６よ
りも先に実行された時この信号３によって信号５がオフ
され、その後にＭＷＴ６がオンしていても、ＡＮＤ回路
７によって拒否され、メモリ９に対するライト信号８は
ｄで示すようにオンされない、なお、プログラムが暴走
した先でＭＷＴがｌ０ＲＤ、ｌ０ＷＴ、ＭＲＤよりも先
に実行され、偶然に保護したいアドレスを指していた時
このアドレスに関してのみ書きかえが行なわれてしまう
こともないとは言えないが、このような場合においても
その後このＭＷＴによってメモリ書き込み禁止が指示さ
れるため被害は最小限に保たれる。
リ制御回路のブロック図およびその動作を説明するタイ
ミング図である。第１図のメモリ制御回路において、メ
モリ書き込み許可を指示する命令（ＩＯ命令）が出され
ると、第２図（Ａ）、（Ｂ）で示すように、この命令を
実行している期間ａは信号１がオンされ、メモリ書き込
み許可口＃！４の出力のメモリ書き込み許可信号５がオ
ンされる。このメモリ書き込み許可信号５がオンしてい
る間にメモリ書き込み命令を実行するためにメモリライ
ト信号（ＭＷＴ＞６がオンされＡＮＤ回路７においてメ
モリ９に対するライト信号８が作される。またメモリ書
き込み許可信号５をオフするためのリセット信号３を作
るＯＲ回路２が設けられ、この実施例においてはリセッ
ト条件として入出力装置（図示せず）に対しての読み出
し・書き込み時に出力されるＩＯリード信号（ＩＯＲＤ
＞、ＩＯライト信号（ＩＯＷＴ）や、メモリに対しての
メモリリード信号（ＭＲＤ）メモリライト信号（ＭＷＴ
）の４信号のうちのいずれかがオンの時信号３をオンと
する。この実施例では必ずメモリ書き込み許可を指示す
る命令（工○命令）のすぐ後にメモリ書き洛み命令を実
行することとし、第２図＜Ａ）ではこの動作タイミング
を表わしている。この場合、信号５がオンになっている
間にメモリライト信号（ＭＷＴ）６が出力され、ライト
信号８がＣで示すように出力される。またメモリ書き込
み許可を指示する命令のすぐ後で誤ってプログラムが暴
走した場合を第２図（Ｂ）で表わしている。この場合は
プログラムが暴走した先で、ｌ０ＲＤ、ｌ０ＷＴ、ＭＲ
Ｄのいずれかが実行されたという信号３がＭＷＴ ６よ
りも先に実行された時この信号３によって信号５がオフ
され、その後にＭＷＴ６がオンしていても、ＡＮＤ回路
７によって拒否され、メモリ９に対するライト信号８は
ｄで示すようにオンされない、なお、プログラムが暴走
した先でＭＷＴがｌ０ＲＤ、ｌ０ＷＴ、ＭＲＤよりも先
に実行され、偶然に保護したいアドレスを指していた時
このアドレスに関してのみ書きかえが行なわれてしまう
こともないとは言えないが、このような場合においても
その後このＭＷＴによってメモリ書き込み禁止が指示さ
れるため被害は最小限に保たれる。
この実施例においては、メモリ書き込み許可信号５をリ
セットするためにｒＯＲＤ、ｌ０ＷＴ。
セットするためにｒＯＲＤ、ｌ０ＷＴ。
ＭＲＤ、ＭＷＴの４信号をあげて説明したが、この４信
号だけに限らず例えばＭＲＤとＭＷＴの２信号や、全く
別の命令に伴って出力される信号を用いてもよい、ただ
しＭＷＴについてはメモリ書き込み命令実行後に必ずメ
モリ書き込み許可信号５をオフするため有効である。
号だけに限らず例えばＭＲＤとＭＷＴの２信号や、全く
別の命令に伴って出力される信号を用いてもよい、ただ
しＭＷＴについてはメモリ書き込み命令実行後に必ずメ
モリ書き込み許可信号５をオフするため有効である。
以上説明したように本発明は、メモリ書き込み許可を指
示するＩＯ命令によってオンされたメモリ書き込み許可
信号を例えばＩＯ読み出し命令、ＩＯ書き込み命令、メ
モリ読み出し命令、メモリ書き込み命令のいずれかの実
行によってオフされることにより、メモリ書き込み保護
を指示する命令の実行後に誤ってプログラムが暴走した
場合でもメモリの内容が壊されるのを防止することがで
き、最悪の場合でも１つのアドレスに対してのみ壊され
るだけとなり、従来のようにプログラムが暴走したため
にメモリの内容の多くが壊されてしまうということがな
くなり、メモリ内の重要なデータを確実に保護できると
いう効果がある。
示するＩＯ命令によってオンされたメモリ書き込み許可
信号を例えばＩＯ読み出し命令、ＩＯ書き込み命令、メ
モリ読み出し命令、メモリ書き込み命令のいずれかの実
行によってオフされることにより、メモリ書き込み保護
を指示する命令の実行後に誤ってプログラムが暴走した
場合でもメモリの内容が壊されるのを防止することがで
き、最悪の場合でも１つのアドレスに対してのみ壊され
るだけとなり、従来のようにプログラムが暴走したため
にメモリの内容の多くが壊されてしまうということがな
くなり、メモリ内の重要なデータを確実に保護できると
いう効果がある。
第１図は本発明の一実施例であるメモリ制御回路のブロ
ック図、第２図（Ａ）、（Ｂ）は第１図のメモリ制御回
路の概略タイミング図、第３図はマイクロプログラムを
使用した一般的な装置の構成例のブロック図、第４図は
従来のメモリ制御回路のブロック図、第５図は第４図の
回路の概略波形図である。 １・・・メモリ書き込み許可命令実行中を表わす信号、
２・・・ＯＲ回路、３・・・ＯＲ回路よりの出力信号、
４・・・メモリ書き込み許可回路、５・・・メモリ書き
込み許可信号、６・・・メモリライト信号（ＭＷＴ）、
７・・・ＡＮＤ回路、８・・・メモリへのライト信号、
９・・・メモリ、１０・・・ＣＰＵ、１１・・・メモリ
制御回路、１２・・・ＲＡＭ、１３・・・ＲＯＭ、１４
・・・メモリ書き込み許可命令実行中を表わす信号、１
５・・・メモリ書き込み禁止命令を表わす信号、１６・
・・メモリライト信号＜ＭＷＴ）、１７・・・メモリ書
き込み許可回路、１８・・・メモリ書き込み許可信号、
１つ・・・ＡＮＤ回路、２０・・・メモリへのライト信
号、２１・・・メモリ。
ック図、第２図（Ａ）、（Ｂ）は第１図のメモリ制御回
路の概略タイミング図、第３図はマイクロプログラムを
使用した一般的な装置の構成例のブロック図、第４図は
従来のメモリ制御回路のブロック図、第５図は第４図の
回路の概略波形図である。 １・・・メモリ書き込み許可命令実行中を表わす信号、
２・・・ＯＲ回路、３・・・ＯＲ回路よりの出力信号、
４・・・メモリ書き込み許可回路、５・・・メモリ書き
込み許可信号、６・・・メモリライト信号（ＭＷＴ）、
７・・・ＡＮＤ回路、８・・・メモリへのライト信号、
９・・・メモリ、１０・・・ＣＰＵ、１１・・・メモリ
制御回路、１２・・・ＲＡＭ、１３・・・ＲＯＭ、１４
・・・メモリ書き込み許可命令実行中を表わす信号、１
５・・・メモリ書き込み禁止命令を表わす信号、１６・
・・メモリライト信号＜ＭＷＴ）、１７・・・メモリ書
き込み許可回路、１８・・・メモリ書き込み許可信号、
１つ・・・ＡＮＤ回路、２０・・・メモリへのライト信
号、２１・・・メモリ。
Claims (1)
- メモリ書き込み許可信号を発生するメモリ書き込み許可
回路と、前記メモリ書き込み許可信号とメモリライト信
号とを受けてメモリ書き込み信号を作るＡＮＤ回路と、
複数の制御信号を受けてメモリ書き込み禁止を指示する
信号を出力するＯＲ回路とを設けたことを特徴とするメ
モリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286275A JPH03147158A (ja) | 1989-11-02 | 1989-11-02 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286275A JPH03147158A (ja) | 1989-11-02 | 1989-11-02 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147158A true JPH03147158A (ja) | 1991-06-24 |
Family
ID=17702259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286275A Pending JPH03147158A (ja) | 1989-11-02 | 1989-11-02 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065287A1 (fr) * | 2001-02-16 | 2002-08-22 | Sony Corporation | Procede de traitement de donnees et appareil correspondant |
-
1989
- 1989-11-02 JP JP1286275A patent/JPH03147158A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065287A1 (fr) * | 2001-02-16 | 2002-08-22 | Sony Corporation | Procede de traitement de donnees et appareil correspondant |
| US7240345B2 (en) | 2001-02-16 | 2007-07-03 | Sony Corporation | Data processing apparatus and associated method |
| SG143064A1 (en) * | 2001-02-16 | 2008-06-27 | Sony Corp | Data processing method and its apparatus |
| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
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