JPH03147331A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH03147331A JPH03147331A JP1285455A JP28545589A JPH03147331A JP H03147331 A JPH03147331 A JP H03147331A JP 1285455 A JP1285455 A JP 1285455A JP 28545589 A JP28545589 A JP 28545589A JP H03147331 A JPH03147331 A JP H03147331A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高耐圧半導体装置の構造に関するものである。
従来、接合端部が半導体基体の主表面に露出するブレー
ナ形等の半導体装置においては高い逆耐電圧を得るため
にガードリングを設ける構造が知られている。第１図は
カードリングを設けた従来の高耐圧半導体装置の断面構
造図である。同図において、１はＮ−導電型からなる半
導体基体、２はＰ４型導電型からなる第１の領域、３は
Ｐ“型導電型からなり、第１の領域１を取り囲んで形成
した１本又は複数本のヲｊ−ドリングとなる第２の領域
、４はＮ１導電型からなり、第２の領域を取り囲んで形
成したチャネルストッパ領域、５は第１の領域の電極、
６は等ポテンシャルリング（ＥＱＲ）、７は絶縁層であ
る。第１図において、半導体装置の重要特性であるスイ
ッチング時間（ｔ、ｒｒ）及び耐圧は竿１の領域２と第
２の領域３の形成条件によって決定される。即ち、耐圧
を上げるために、第１の領域２を深くするとｔ、ｒｒが
悪くなり、又、第２の領域３の接合を深くするとガード
リング間隔を広くする必要が生じ、結果として、半導体
基体の面積を増加し、従って、半導体装置を大形化する
。又、ｔ５１及び第２の領域の接合深さを浅くして、耐
圧を−１−げるためには第２の領域３のガーリング本数
を増すことになり、この場合も半導体基体の面積を広く
することになる。
ナ形等の半導体装置においては高い逆耐電圧を得るため
にガードリングを設ける構造が知られている。第１図は
カードリングを設けた従来の高耐圧半導体装置の断面構
造図である。同図において、１はＮ−導電型からなる半
導体基体、２はＰ４型導電型からなる第１の領域、３は
Ｐ“型導電型からなり、第１の領域１を取り囲んで形成
した１本又は複数本のヲｊ−ドリングとなる第２の領域
、４はＮ１導電型からなり、第２の領域を取り囲んで形
成したチャネルストッパ領域、５は第１の領域の電極、
６は等ポテンシャルリング（ＥＱＲ）、７は絶縁層であ
る。第１図において、半導体装置の重要特性であるスイ
ッチング時間（ｔ、ｒｒ）及び耐圧は竿１の領域２と第
２の領域３の形成条件によって決定される。即ち、耐圧
を上げるために、第１の領域２を深くするとｔ、ｒｒが
悪くなり、又、第２の領域３の接合を深くするとガード
リング間隔を広くする必要が生じ、結果として、半導体
基体の面積を増加し、従って、半導体装置を大形化する
。又、ｔ５１及び第２の領域の接合深さを浅くして、耐
圧を−１−げるためには第２の領域３のガーリング本数
を増すことになり、この場合も半導体基体の面積を広く
することになる。
本発明は１ｊ；１記せる従来装置の欠点を解消し、高耐
圧で、スイッチング特性の優れた半導体装置の提供を目
的とする。
圧で、スイッチング特性の優れた半導体装置の提供を目
的とする。
第２図は本開明の実施例を示す断面構造図であり、竿】
図と同一符号は同一部分をしめず、１の半導体基体は、
例えばＮ°導電型の半導体バルクＬにＮ−導電型のエピ
タキシアル層により形成する次いで、半導体基体１と異
なるＰ−導電型となるように拡散工程等により第３の領
域８を形成する。
図と同一符号は同一部分をしめず、１の半導体基体は、
例えばＮ°導電型の半導体バルクＬにＮ−導電型のエピ
タキシアル層により形成する次いで、半導体基体１と異
なるＰ−導電型となるように拡散工程等により第３の領
域８を形成する。
更に、半導体基体１と異なるＰ゛導電型となるように拡
散工程等により、第１の領域２と第２の領域３を同時に
形成する。又、第３の領域８は第１の領域２より不純物
濃度を低く形成する。
散工程等により、第１の領域２と第２の領域３を同時に
形成する。又、第３の領域８は第１の領域２より不純物
濃度を低く形成する。
これらの形成により、第１の領域２はダイオードの場合
にはアノ−ド、トランジスタの場合にはベス、又、第２
の領域３はガードリングとしてそれぞれ作用する。なお
、第１の領域２をトランジスタのベースとするときは第
１の領域２内に表面からエミッタ領域を形成する。もち
ろん、本発明の構造は高耐圧を必要とするサイリスタ、
ＳＩＴ、ＦＥＴ等に適用し得るものである。第３図は本
発明の他の実施例をしめず断面構造図であって、ｉ？ｉ
ｉ図と同一符号は同一部分をあられす。
にはアノ−ド、トランジスタの場合にはベス、又、第２
の領域３はガードリングとしてそれぞれ作用する。なお
、第１の領域２をトランジスタのベースとするときは第
１の領域２内に表面からエミッタ領域を形成する。もち
ろん、本発明の構造は高耐圧を必要とするサイリスタ、
ＳＩＴ、ＦＥＴ等に適用し得るものである。第３図は本
発明の他の実施例をしめず断面構造図であって、ｉ？ｉ
ｉ図と同一符号は同一部分をあられす。
第３囚ではＰ−導電型の第３の領域８を第１及び第２の
領域、２及び３より深く形成した構造であり、第２図と
同一効果を得る。即ち、第２図及び第３図の本発明の構
造によれば、電圧を印加すると第３の領域８によりピン
チオフとなり、表面付近の電界集中を緩和し、又、第２
の領域３であるガードリングによりスフエリカル部の電
界集中を緩和して耐圧を」二げることかできる。また、
スイッチング特性ｔｒｒの改善のため、浅い接合を形成
した場合も、高耐圧を実現できる。第４図は本発明の装
置における特性図であり、第３の領域８のＰ 導電型層
の不純物濃度と耐圧の関係曲線を示している。同図で「
ガードリング有」は第２の領域３のガードリングを２本
形成したものである。
領域、２及び３より深く形成した構造であり、第２図と
同一効果を得る。即ち、第２図及び第３図の本発明の構
造によれば、電圧を印加すると第３の領域８によりピン
チオフとなり、表面付近の電界集中を緩和し、又、第２
の領域３であるガードリングによりスフエリカル部の電
界集中を緩和して耐圧を」二げることかできる。また、
スイッチング特性ｔｒｒの改善のため、浅い接合を形成
した場合も、高耐圧を実現できる。第４図は本発明の装
置における特性図であり、第３の領域８のＰ 導電型層
の不純物濃度と耐圧の関係曲線を示している。同図で「
ガードリング有」は第２の領域３のガードリングを２本
形成したものである。
又、第３の領域８のＰ−導電型の不純物濃度の増加とと
もに耐圧が向上する関係曲線を示したが、その不純物濃
度はｌＸｌ０”〜Ｉ Ｘ １０ ｌ″ａｍ−”が好まし
い範囲である。
もに耐圧が向上する関係曲線を示したが、その不純物濃
度はｌＸｌ０”〜Ｉ Ｘ １０ ｌ″ａｍ−”が好まし
い範囲である。
第２図及び第３図の本発明装置の構造において、ヂャン
ネルストツバ領域４と第２の領域３の最外ヤンネルスト
ッパ領域との間は点線又は実線図示のようにいずれでも
よい０本発明の効果はいずれの場合も生じるが、製造プ
ロセスＬは点線図示の方が容易となる０本発明を第２図
及び第３図の実施例により説明したが、前記せるごとく
、ダイオド、バイポーラ・トランジスタ、ＦＥＴ、サイ
リスタ、ＳＩＴ等、適用する半導体装置に応じ、又、設
計上の要求に応じて、半導体基体内への領域、電極金属
、絶縁被膜等の付加、削除、変更をなし得るものである
。その他、実施例において、導電型のＰとＮの等価的な
変換も任意になし得るものである。
ネルストツバ領域４と第２の領域３の最外ヤンネルスト
ッパ領域との間は点線又は実線図示のようにいずれでも
よい０本発明の効果はいずれの場合も生じるが、製造プ
ロセスＬは点線図示の方が容易となる０本発明を第２図
及び第３図の実施例により説明したが、前記せるごとく
、ダイオド、バイポーラ・トランジスタ、ＦＥＴ、サイ
リスタ、ＳＩＴ等、適用する半導体装置に応じ、又、設
計上の要求に応じて、半導体基体内への領域、電極金属
、絶縁被膜等の付加、削除、変更をなし得るものである
。その他、実施例において、導電型のＰとＮの等価的な
変換も任意になし得るものである。
本発明による簡単な構造で、耐圧を改善し、あわせてス
イッチング特性を向上した高耐圧半導体装置を提供する
ことができ、パワー用の前記せる各種の制御素子等に利
用して、産業上の効果極めて大なるものである。
イッチング特性を向上した高耐圧半導体装置を提供する
ことができ、パワー用の前記せる各種の制御素子等に利
用して、産業上の効果極めて大なるものである。
第１図は従来装置の断面構造図、第２図及び第３図は本
発明の実施例を示す断面構造図、第４図は特性図であり
、１は半導体基板、２は第１の領域、 ３はｆｆ１２の領域、 ４はチャンネルスト ツバ領 域、 ５は電極、 ６は等ポテンシャルリング（ＥＱ ■に ） ７は絶縁層、 ８は第３の領域である。
発明の実施例を示す断面構造図、第４図は特性図であり
、１は半導体基板、２は第１の領域、 ３はｆｆ１２の領域、 ４はチャンネルスト ツバ領 域、 ５は電極、 ６は等ポテンシャルリング（ＥＱ ■に ） ７は絶縁層、 ８は第３の領域である。
Claims (3)
- （１）一の導電型をもつ半導体基体の表面に形成した前
記一の導電型と逆の導電型をもつ第１の領域と、第１の
領域を取り囲んで該表面に形成した前記逆の導電型の第
２の領域と、第１の領域と第２の領域を接続するように
該表面に形成した前記逆の導電型で、かつ、第１の領域
より低不純物濃度の第３の領域から成ることを特徴とす
る高耐圧半導体装置。 - （２）第２の領域を複数個形成し、各第２の領域間を第
３の領域で接続した特許請求の 範囲第（１）項の高耐圧半導体装置。 - （３）半導体基体の表面の外周端部に第１及び第２の領
域を取り囲んで、一の導電型で、かつ該半導体基体の表
面より高不純物濃度のチャンネルストッパ領域を形成し
、第２の領域の最外郭と該チャンネルストッパ領域間に
、該最外郭に接して第３の領域を存在させた特許請求の
範囲第（１）項又は第（２）項の高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28545589A JP3221673B2 (ja) | 1989-11-01 | 1989-11-01 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28545589A JP3221673B2 (ja) | 1989-11-01 | 1989-11-01 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03147331A true JPH03147331A (ja) | 1991-06-24 |
| JP3221673B2 JP3221673B2 (ja) | 2001-10-22 |
Family
ID=17691743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28545589A Expired - Fee Related JP3221673B2 (ja) | 1989-11-01 | 1989-11-01 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221673B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0757382A1 (en) * | 1995-07-31 | 1997-02-05 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | High voltage semiconductor monolithic device with integrated edge structure and corresponding manufacturing process |
| KR19980055024A (ko) * | 1996-12-27 | 1998-09-25 | 김광호 | 플래나 링 구조를 가지는 바이폴라 트랜지스터 |
| WO2004066392A1 (en) * | 2003-01-15 | 2004-08-05 | Cree, Inc. | Edge ring termination for silicon carbide devices |
| US6831345B2 (en) | 2001-07-17 | 2004-12-14 | Kabushiki Kaisha Toshiba | High withstand voltage semiconductor device |
| CN100483733C (zh) | 2003-01-15 | 2009-04-29 | 克里公司 | 碳化硅器件的边缘环形端接 |
| CN103703565A (zh) * | 2011-09-28 | 2014-04-02 | 三菱电机株式会社 | 半导体装置 |
| WO2015098088A1 (en) * | 2013-12-27 | 2015-07-02 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Vertical semiconductor device |
| US9515135B2 (en) | 2003-01-15 | 2016-12-06 | Cree, Inc. | Edge termination structures for silicon carbide devices |
-
1989
- 1989-11-01 JP JP28545589A patent/JP3221673B2/ja not_active Expired - Fee Related
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796156A (en) * | 1995-07-31 | 1998-08-18 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | High-voltage semiconductor device with integrated edge structure and associated manufacturing process |
| EP0757382A1 (en) * | 1995-07-31 | 1997-02-05 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | High voltage semiconductor monolithic device with integrated edge structure and corresponding manufacturing process |
| KR19980055024A (ko) * | 1996-12-27 | 1998-09-25 | 김광호 | 플래나 링 구조를 가지는 바이폴라 트랜지스터 |
| US7049675B2 (en) | 2001-07-17 | 2006-05-23 | Kabushiki Kaisha Toshiba | High withstand voltage semiconductor device |
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| US8124480B2 (en) | 2003-01-15 | 2012-02-28 | Cree, Inc. | Methods of fabricating silicon carbide devices incorporating multiple floating guard ring edge terminations |
| JP2006516815A (ja) * | 2003-01-15 | 2006-07-06 | クリー インコーポレイテッド | 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法 |
| US7419877B2 (en) | 2003-01-15 | 2008-09-02 | Cree, Inc. | Methods of fabricating silicon carbide devices including multiple floating guard ring edge termination |
| CN100483733C (zh) | 2003-01-15 | 2009-04-29 | 克里公司 | 碳化硅器件的边缘环形端接 |
| WO2004066392A1 (en) * | 2003-01-15 | 2004-08-05 | Cree, Inc. | Edge ring termination for silicon carbide devices |
| JP2011243999A (ja) * | 2003-01-15 | 2011-12-01 | Cree Inc | 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法 |
| US7026650B2 (en) | 2003-01-15 | 2006-04-11 | Cree, Inc. | Multiple floating guard ring edge termination for silicon carbide devices |
| JP2012084910A (ja) * | 2003-01-15 | 2012-04-26 | Cree Inc | 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法 |
| EP2261987A3 (en) * | 2003-01-15 | 2014-01-15 | Cree, Inc. | Guard ring termination for silicon carbide devices |
| US9515135B2 (en) | 2003-01-15 | 2016-12-06 | Cree, Inc. | Edge termination structures for silicon carbide devices |
| US20140203393A1 (en) * | 2011-09-28 | 2014-07-24 | Mitsubishi Electric Corporation | Semiconductor device |
| US9202940B2 (en) * | 2011-09-28 | 2015-12-01 | Mitsubishi Electric Corporation | Semiconductor device |
| CN103703565A (zh) * | 2011-09-28 | 2014-04-02 | 三菱电机株式会社 | 半导体装置 |
| WO2015098088A1 (en) * | 2013-12-27 | 2015-07-02 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Vertical semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3221673B2 (ja) | 2001-10-22 |
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