JPH0475657B2 - - Google Patents
Info
- Publication number
- JPH0475657B2 JPH0475657B2 JP58016918A JP1691883A JPH0475657B2 JP H0475657 B2 JPH0475657 B2 JP H0475657B2 JP 58016918 A JP58016918 A JP 58016918A JP 1691883 A JP1691883 A JP 1691883A JP H0475657 B2 JPH0475657 B2 JP H0475657B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- semiconductor layer
- layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は第１導電型の基板領域と、これと反対
の第２導電型で前記基板領域との間にｐ−ｎ接合
を形成する基板隣接半導体層を有する半導体本体
を有し、前記半導体層は半導体本体の表面にも隣
接し、前記ｐ−ｎ接合は動作状態では逆バイアス
が加わり、前記半導体層内では少なくとも１個の
半導体回路素子の領域を設け、ここにおいて前記
ｐ−ｎ接合に破壊電圧より低い逆電圧が加わつた
とき、基板領域はその厚さの一部のみが空乏化
し、また半導体層はその厚さ全体にわたり局部的
に空乏化されるようにした半導体装置に関するも
のである。
の第２導電型で前記基板領域との間にｐ−ｎ接合
を形成する基板隣接半導体層を有する半導体本体
を有し、前記半導体層は半導体本体の表面にも隣
接し、前記ｐ−ｎ接合は動作状態では逆バイアス
が加わり、前記半導体層内では少なくとも１個の
半導体回路素子の領域を設け、ここにおいて前記
ｐ−ｎ接合に破壊電圧より低い逆電圧が加わつた
とき、基板領域はその厚さの一部のみが空乏化
し、また半導体層はその厚さ全体にわたり局部的
に空乏化されるようにした半導体装置に関するも
のである。
従来技術
この種類の半導体装置はジエー・エー・アペル
ズ（J.A.Appels）他著“シン−レイヤー・ハイ
−ボルデージデイバイシズ（RESURF−デイバ
イシズ）（薄層高電圧装置）”、フイリツプスジヤ
ーナルオブリサーチ、vol.35，No.１，1980，pp.1
−13に記載されている。
ズ（J.A.Appels）他著“シン−レイヤー・ハイ
−ボルデージデイバイシズ（RESURF−デイバ
イシズ）（薄層高電圧装置）”、フイリツプスジヤ
ーナルオブリサーチ、vol.35，No.１，1980，pp.1
−13に記載されている。
動作状態において逆電圧は、前記ｐ−ｎ接合内
で変化し、これは例えば表面に平行に流れる電流
の電圧降下により変化する。このような電圧降下
の結果、例えば半導体層は逆電圧が比較的高い場
所ではその厚さ全体にわたり空乏化し、また逆電
圧が比較的低い箇所ではその厚さ全体にわたつて
は空乏化しない、という状態が生ずる。然るに動
作状態では表面電界強度が高い場所では半導体の
厚さ全体にわたり空乏化させる必要がある。
で変化し、これは例えば表面に平行に流れる電流
の電圧降下により変化する。このような電圧降下
の結果、例えば半導体層は逆電圧が比較的高い場
所ではその厚さ全体にわたり空乏化し、また逆電
圧が比較的低い箇所ではその厚さ全体にわたつて
は空乏化しない、という状態が生ずる。然るに動
作状態では表面電界強度が高い場所では半導体の
厚さ全体にわたり空乏化させる必要がある。
上述のような半導体装置は減少させた表面電界
強度を有し、これを“RESURF装置”と称する。
このRESURFはREduced SURface Fieldの略語
である。このような装置においてはｐ−ｎ接合の
破壊（ブレークダウン）電圧は極めて高いもので
あり、所謂一次元的な（ユニーデイメンシヨナ
リ）計算値に極めて接近するか、或いは場合によ
りこれに等しくなることもありうる。（この値で
はｐ−ｎ接合は平担であり無限の広がりを持つと
考えられる。）これは、ｐ−ｎ接合に高い逆バイ
アスを加えた結果、表面における電界強度が半導
体層の完全な空乏化によつて大幅に減少した結果
によるものと考えられる。
強度を有し、これを“RESURF装置”と称する。
このRESURFはREduced SURface Fieldの略語
である。このような装置においてはｐ−ｎ接合の
破壊（ブレークダウン）電圧は極めて高いもので
あり、所謂一次元的な（ユニーデイメンシヨナ
リ）計算値に極めて接近するか、或いは場合によ
りこれに等しくなることもありうる。（この値で
はｐ−ｎ接合は平担であり無限の広がりを持つと
考えられる。）これは、ｐ−ｎ接合に高い逆バイ
アスを加えた結果、表面における電界強度が半導
体層の完全な空乏化によつて大幅に減少した結果
によるものと考えられる。
このような既知の装置の欠点は、半導体層の全
体のドーピングであり、即ちこれはドーピング濃
度Ｎと層の厚さｄの積が珪素に対しては約1012ア
トム／cm3の値となることである。層の厚さｄが与
えられた場合、このドーピング濃度Ｎは最大値で
制限される。この結果半導体層の電流伝達容量が
制限され、その応用分野においては小さすぎるこ
ととなる。
体のドーピングであり、即ちこれはドーピング濃
度Ｎと層の厚さｄの積が珪素に対しては約1012ア
トム／cm3の値となることである。層の厚さｄが与
えられた場合、このドーピング濃度Ｎは最大値で
制限される。この結果半導体層の電流伝達容量が
制限され、その応用分野においては小さすぎるこ
ととなる。
さらにこの比較的低いドーピング濃度の結果、
場合によつてはｐ−ｎ接合に対し比較的低い逆電
圧しか加わらない場合であつても、空乏領域が基
板領域より半導体層内の第１導電型の活性半導体
領域まで延長され、例えばバイボーラトランジス
タのベース領域まで延長されることである。エミ
ツタフオロアー回路、またはソースフオロアー回
路においては、半導体層の電位がその中に有する
全ての領域と共にその基板に比し高いので、この
パンチスルー（絶縁貫通）効果は特に重要な問題
を有する。
場合によつてはｐ−ｎ接合に対し比較的低い逆電
圧しか加わらない場合であつても、空乏領域が基
板領域より半導体層内の第１導電型の活性半導体
領域まで延長され、例えばバイボーラトランジス
タのベース領域まで延長されることである。エミ
ツタフオロアー回路、またはソースフオロアー回
路においては、半導体層の電位がその中に有する
全ての領域と共にその基板に比し高いので、この
パンチスルー（絶縁貫通）効果は特に重要な問題
を有する。
これらの理由により、同じ層の厚さに対しては
より高度にドーピングを行つて動作させ、前述の
問題が生じないか、或いはごく僅かしか生じない
ようにすることが好ましい。しかしながらこのよ
うに高度にドーピングを行つた層は、ｐ−ｎ接合
の破壊電圧においてもその厚さ全体にわたつて空
乏化されることはない。このため破壊電圧を増加
させるように努力するとRESURFの原理は達成
されない。
より高度にドーピングを行つて動作させ、前述の
問題が生じないか、或いはごく僅かしか生じない
ようにすることが好ましい。しかしながらこのよ
うに高度にドーピングを行つた層は、ｐ−ｎ接合
の破壊電圧においてもその厚さ全体にわたつて空
乏化されることはない。このため破壊電圧を増加
させるように努力するとRESURFの原理は達成
されない。
発明の目的
本発明の目的は、表面電界強度を減少させた半
導体装置において、半導体層が従来使用されてい
る公知の装置に比較してより高度のドーピング濃
度を有し、破壊が生じないような電圧においてこ
の層の厚さ全体にわたつて空乏化されないような
半導体を得ることをその目的とする。
導体装置において、半導体層が従来使用されてい
る公知の装置に比較してより高度のドーピング濃
度を有し、破壊が生じないような電圧においてこ
の層の厚さ全体にわたつて空乏化されないような
半導体を得ることをその目的とする。
発明の構成と効果
本発明による上述の種類の半導体装置は、半導
体層のドーピング濃度を絶縁破壊電圧においてｐ
−ｎ接合に属する第１空乏層が半導体層の厚さの
一部分のみに延長される如くし、バリヤー層によ
つて前記半導体層より分離した金属的導電性フイ
ールド電極を設け、これを半導体回路素子に高電
圧が加わつた場合半導体層の電位に比較して高い
電圧であり、基板領域の電位と同じ極性の点に接
続し、これによつてフイールド電極の下側に表面
より半導体層内に第２空乏領域が延長されるよう
な構成としたことを特徴とする。
体層のドーピング濃度を絶縁破壊電圧においてｐ
−ｎ接合に属する第１空乏層が半導体層の厚さの
一部分のみに延長される如くし、バリヤー層によ
つて前記半導体層より分離した金属的導電性フイ
ールド電極を設け、これを半導体回路素子に高電
圧が加わつた場合半導体層の電位に比較して高い
電圧であり、基板領域の電位と同じ極性の点に接
続し、これによつてフイールド電極の下側に表面
より半導体層内に第２空乏領域が延長されるよう
な構成としたことを特徴とする。
本発明による半導体装置において半導体層は、
基板領域の側、並びに表面の側の両方の側より空
乏化される。これらの２つの空乏領域のうち、前
記ｐ−ｎ接合に属する空乏領域は、表面の方向に
延びてゆく。他方の空乏領域、即ちフイールド電
極の下側に形成される空乏領域は、表面より下側
に延びてゆく。このような二側面よりの空乏化に
よつて、半導体層は従来の装置における如く空乏
領域が基板領域のみから延長されるものに比し、
より高いドーピング濃度を与えることができる。
フイールド電極は外部電位点に接続することがで
きる。しかしながらこのフイールド電極は半導体
のある箇所に接続する方が好ましい。
基板領域の側、並びに表面の側の両方の側より空
乏化される。これらの２つの空乏領域のうち、前
記ｐ−ｎ接合に属する空乏領域は、表面の方向に
延びてゆく。他方の空乏領域、即ちフイールド電
極の下側に形成される空乏領域は、表面より下側
に延びてゆく。このような二側面よりの空乏化に
よつて、半導体層は従来の装置における如く空乏
領域が基板領域のみから延長されるものに比し、
より高いドーピング濃度を与えることができる。
フイールド電極は外部電位点に接続することがで
きる。しかしながらこのフイールド電極は半導体
のある箇所に接続する方が好ましい。
このフイールド電極を基板領域の電位にほぼ等
しく、かつ動作中この基板領域の電位に追従して
いく電位を与えることにより所望の両側面空乏化
を極めて効率よく実現することができる。好適な
実施例においてはフイールド電極を基板領域に接
続する。
しく、かつ動作中この基板領域の電位に追従して
いく電位を与えることにより所望の両側面空乏化
を極めて効率よく実現することができる。好適な
実施例においてはフイールド電極を基板領域に接
続する。
しかしながら他の場合においてはこれは好まし
くないことがある。例えばエミツタフオロア回路
においては半導体層はその中に存する全ての領域
と共に、基板領域に比し高電圧であり、このよう
な場合にはかくすることは好ましくない。このよ
うな場合にはフイールド電極は直流的に他の点に
接続し、この点は半導体回路素子に高い電圧が加
わつている場合半導体層に対し基板領域と同じ極
性の電位を持つものとする。
くないことがある。例えばエミツタフオロア回路
においては半導体層はその中に存する全ての領域
と共に、基板領域に比し高電圧であり、このよう
な場合にはかくすることは好ましくない。このよ
うな場合にはフイールド電極は直流的に他の点に
接続し、この点は半導体回路素子に高い電圧が加
わつている場合半導体層に対し基板領域と同じ極
性の電位を持つものとする。
本発明は不均等のドーピング濃度を有する半導
体層にも使用することができる。しかしながら好
適実施例においては半導体層はほぼ均等なドーピ
ング濃度を有するものとするのが好ましい。この
ような均等なドーピング層はエピタキシヤル生長
により簡単に実現可能である。しかも本発明にお
いてはこのようなフイールド電極を持たない
“RESURF”装置に比べ高いドーピング濃度を与
えることができる。
体層にも使用することができる。しかしながら好
適実施例においては半導体層はほぼ均等なドーピ
ング濃度を有するものとするのが好ましい。この
ような均等なドーピング層はエピタキシヤル生長
により簡単に実現可能である。しかも本発明にお
いてはこのようなフイールド電極を持たない
“RESURF”装置に比べ高いドーピング濃度を与
えることができる。
実施例
以下図面により本発明を説明する。
添付各図面は説明用に図式化したものであつ
て、その縮尺は原物のものとは相違している。と
くに厚さ方向の寸法を誇張して示してある。同じ
導電型の半導体領域は同じ方向に斜線を示してあ
る。また各図面において、同じ部分は同じ参照番
号で示してある。
て、その縮尺は原物のものとは相違している。と
くに厚さ方向の寸法を誇張して示してある。同じ
導電型の半導体領域は同じ方向に斜線を示してあ
る。また各図面において、同じ部分は同じ参照番
号で示してある。
第１図は本発明による半導体装置の断面図を示
す略図である。本半導体装置は、半導体本体１を
有し、この本体は第１導電型の基板領域２を有す
る。この例では半導体は珪素（シリコン）とし、
基板領域はｐ型導電性のものとする。この例では
ほぼ均一にドーピングを行いエピタキシヤル生長
させたｎ型珪素層とする第２導電型の半導体層３
を基板領域２に隣接させて設ける。この半導体層
３は半導体本体の表面４と隣接し、かつ基板領域
２に対しｐ−ｎ接合５を形成し、このｐ−ｎ接合
５には動作状態において逆バイアスを加える。
す略図である。本半導体装置は、半導体本体１を
有し、この本体は第１導電型の基板領域２を有す
る。この例では半導体は珪素（シリコン）とし、
基板領域はｐ型導電性のものとする。この例では
ほぼ均一にドーピングを行いエピタキシヤル生長
させたｎ型珪素層とする第２導電型の半導体層３
を基板領域２に隣接させて設ける。この半導体層
３は半導体本体の表面４と隣接し、かつ基板領域
２に対しｐ−ｎ接合５を形成し、このｐ−ｎ接合
５には動作状態において逆バイアスを加える。
半導体層３内に半導体回路素子の少なくとも１
つの領域を設ける。今説明している例においては
半導体回路素子はエンハンスメント型のｎチヤネ
ル絶縁ゲート電界効果トランジスタとし、このト
ランジスタはｎ型ソース領域６と、ｎ型ドレイン
領域７と、ｐ型チヤネル領域８と、ゲート電極９
とを有している。この電界効果トランジスタは、
半導体層３のしま状部分内に設ける。このしま状
の部分の側方は、ｐ型絶縁領域１０により境界を
定められており、この絶縁領域１０は表面４より
基板領域２の内方に向つて延びている。第１図示
の例においては、装置は中心線MM′に対し回転
対称形である。しかし他の非対称形状のものも当
然実現することができる。
つの領域を設ける。今説明している例においては
半導体回路素子はエンハンスメント型のｎチヤネ
ル絶縁ゲート電界効果トランジスタとし、このト
ランジスタはｎ型ソース領域６と、ｎ型ドレイン
領域７と、ｐ型チヤネル領域８と、ゲート電極９
とを有している。この電界効果トランジスタは、
半導体層３のしま状部分内に設ける。このしま状
の部分の側方は、ｐ型絶縁領域１０により境界を
定められており、この絶縁領域１０は表面４より
基板領域２の内方に向つて延びている。第１図示
の例においては、装置は中心線MM′に対し回転
対称形である。しかし他の非対称形状のものも当
然実現することができる。
この半導体装置は、動作状態においてｐ−ｎ接
合５に対し破壊電圧より低い逆バイアス電圧が加
わり、半導体層３は少なくとも局部的にその厚さ
全体にわたつて空乏化され、また基板領域２はそ
の厚さの一部のみが空乏化されるように設計す
る。
合５に対し破壊電圧より低い逆バイアス電圧が加
わり、半導体層３は少なくとも局部的にその厚さ
全体にわたつて空乏化され、また基板領域２はそ
の厚さの一部のみが空乏化されるように設計す
る。
ｐ−ｎ接合５の空乏領域が表面まで延びている
従来既知の“RESURF”装置においては、この
目的に対しドーピング濃度Ｎと層３の厚さｄとの
積を、約1012アトム／cm3とする必要がある。この
場合層３のドーピング濃度は比較的低い。これは
各種多くの用途に対し好ましくないことである。
従来既知の“RESURF”装置においては、この
目的に対しドーピング濃度Ｎと層３の厚さｄとの
積を、約1012アトム／cm3とする必要がある。この
場合層３のドーピング濃度は比較的低い。これは
各種多くの用途に対し好ましくないことである。
しかしながら本発明においては、層３のドーピ
ング濃度を極めて高くでき、破壊電圧においても
ｐ−ｎ接合５に属する空乏領域は層３の厚さ全体
にわたつて延長されてはおらず、その一部までに
延長されるのみである。本発明の例においては、
積Ｎ×ｄは1.5×1012アトム／cm3より大で、例え
ば２×1012アトム／cm3である。これは、本発明に
おいては電気的に絶縁層１２の形のバリヤー層に
よつて半導体層３より分離されたフイールド電極
１１を設けてあるからであり、この絶縁層１２は
図示の例では酸化珪素であり、またフイールド電
極は半導体層３に対し電界効果トランジスタに加
わる高電圧に、少なくとも等しく、また層３に対
する基板領域２の電位と同じ極性の電位を有する
点に接続する。この目的に対しこの実施例ではフ
イールド電極１１をゲート電極９とドレイン領域
７の間に設け、またこのフイールド電極１１をゲ
ート電極９に接続し、このゲート電極９と共に１
個の単一のコヘレント導電層を形成せしめる。
ング濃度を極めて高くでき、破壊電圧においても
ｐ−ｎ接合５に属する空乏領域は層３の厚さ全体
にわたつて延長されてはおらず、その一部までに
延長されるのみである。本発明の例においては、
積Ｎ×ｄは1.5×1012アトム／cm3より大で、例え
ば２×1012アトム／cm3である。これは、本発明に
おいては電気的に絶縁層１２の形のバリヤー層に
よつて半導体層３より分離されたフイールド電極
１１を設けてあるからであり、この絶縁層１２は
図示の例では酸化珪素であり、またフイールド電
極は半導体層３に対し電界効果トランジスタに加
わる高電圧に、少なくとも等しく、また層３に対
する基板領域２の電位と同じ極性の電位を有する
点に接続する。この目的に対しこの実施例ではフ
イールド電極１１をゲート電極９とドレイン領域
７の間に設け、またこのフイールド電極１１をゲ
ート電極９に接続し、このゲート電極９と共に１
個の単一のコヘレント導電層を形成せしめる。
動作状態において、また電界効果トランジスタ
に少なくとも高電圧が加わつている場合、即ち高
いソースドレイン電圧が加わつている場合、ゲー
ト電極９（従つてフイールド電極１１）並びに基
板領域２は半導体層３に対し負電位を有する。そ
の結果層３内には基板２より、またフイールド電
極１１より延長される空乏領域が形成され、これ
ら両方より形成される空乏領域は充分高いソース
ドレイン電圧において、かつｐ−ｎ接合間に充分
高い逆電圧が加わつている場合、互いに一体に連
結し、層３のその場所の厚さ全体にわたる単一の
空乏領域を形成する。このため層３に高い濃度の
ドーピングを行つているにも関わらず
“RESURF”の条件を満足せしめる。
に少なくとも高電圧が加わつている場合、即ち高
いソースドレイン電圧が加わつている場合、ゲー
ト電極９（従つてフイールド電極１１）並びに基
板領域２は半導体層３に対し負電位を有する。そ
の結果層３内には基板２より、またフイールド電
極１１より延長される空乏領域が形成され、これ
ら両方より形成される空乏領域は充分高いソース
ドレイン電圧において、かつｐ−ｎ接合間に充分
高い逆電圧が加わつている場合、互いに一体に連
結し、層３のその場所の厚さ全体にわたる単一の
空乏領域を形成する。このため層３に高い濃度の
ドーピングを行つているにも関わらず
“RESURF”の条件を満足せしめる。
層３に対し高度のドーピング濃度を与える結
果、この層の電流伝達容量は大となり、また“オ
ン”抵抗も低くなるため、ソースフオロア回路と
して用いる場合には基板領域２よりチヤネル領域
８に対しパンチ・スルー（絶縁破壊）が生ずる危
険は少なくなる。
果、この層の電流伝達容量は大となり、また“オ
ン”抵抗も低くなるため、ソースフオロア回路と
して用いる場合には基板領域２よりチヤネル領域
８に対しパンチ・スルー（絶縁破壊）が生ずる危
険は少なくなる。
第２図は第１図の装置の変形例を示す。第２図
の例においてはフイールド電極１１をゲート電極
９に接続せず、ソース領域６に接続する。この場
合にもソース・ドレイン電圧が増加すると層３は
両側より空乏化される。
の例においてはフイールド電極１１をゲート電極
９に接続せず、ソース領域６に接続する。この場
合にもソース・ドレイン電圧が増加すると層３は
両側より空乏化される。
第３図は本発明を応用したバイポーラ
“RESURF”トランジスタの断面図を示す。この
例における半導体層３並びに基板領域２は、第１
図並びに第２図の例と同じドーピング並びに厚さ
を有する。このトランジスタはｐ型導電性ベース
領域２０とｎ型導電性のエミツタ領域２１を有す
る。半導体層８の上側にコレクタ接点２３を設
け、これを高度にドーピングを行つたｎ型接点領
域２２を通じ層３に接続する。ベース領域２０と
コレクタ接点２３の間にフイールド電極１１を配
置し、この例ではこれを、高度にドーピングを行
なつたｐ型導電領域１０を通じ基板領域に接続す
る。ｐ−ｎ接合５に加わる逆電圧が増加すると、
空乏領域は基板領域２並びにフイールド電極１１
の２つの側より層３内に延長され、ｐ−ｎ接合５
の絶縁破壊電圧より充分低い値の電圧でこれら２
つの空乏領域は合体する。この結果RESURF動
作が確保される。
“RESURF”トランジスタの断面図を示す。この
例における半導体層３並びに基板領域２は、第１
図並びに第２図の例と同じドーピング並びに厚さ
を有する。このトランジスタはｐ型導電性ベース
領域２０とｎ型導電性のエミツタ領域２１を有す
る。半導体層８の上側にコレクタ接点２３を設
け、これを高度にドーピングを行つたｎ型接点領
域２２を通じ層３に接続する。ベース領域２０と
コレクタ接点２３の間にフイールド電極１１を配
置し、この例ではこれを、高度にドーピングを行
なつたｐ型導電領域１０を通じ基板領域に接続す
る。ｐ−ｎ接合５に加わる逆電圧が増加すると、
空乏領域は基板領域２並びにフイールド電極１１
の２つの側より層３内に延長され、ｐ−ｎ接合５
の絶縁破壊電圧より充分低い値の電圧でこれら２
つの空乏領域は合体する。この結果RESURF動
作が確保される。
トランジスタをエミツタフオロアとして使用す
る用途ではこのような構造は好適ではない。この
場合には半導体層３は基板領域２に対し、一定の
高い電圧に維持される。このような用途に対して
は例えば第４図のような構造を用い、同図に示す
ようにフイールド電極１１をエミツタ領域２１に
接続することが好ましい。また、これに替えてフ
イールド電極１１をベース領域に接続することも
可能である。エミツタ領域およびベース領域は層
３に対し基板２と同様に負電位を有する。両側よ
りの空乏化による高いドーピング濃度の結果、基
板領域よりベース領域２０に対するパンチスルー
（絶縁破壊）を回避することができ、しかも高い
コレクタベース電圧においてフイールド電極１１
の下側に位置する層３は空乏化する。
る用途ではこのような構造は好適ではない。この
場合には半導体層３は基板領域２に対し、一定の
高い電圧に維持される。このような用途に対して
は例えば第４図のような構造を用い、同図に示す
ようにフイールド電極１１をエミツタ領域２１に
接続することが好ましい。また、これに替えてフ
イールド電極１１をベース領域に接続することも
可能である。エミツタ領域およびベース領域は層
３に対し基板２と同様に負電位を有する。両側よ
りの空乏化による高いドーピング濃度の結果、基
板領域よりベース領域２０に対するパンチスルー
（絶縁破壊）を回避することができ、しかも高い
コレクタベース電圧においてフイールド電極１１
の下側に位置する層３は空乏化する。
本発明は上述の実施例のみに限定されない。例
えば珪素以外の半導体材料を使用することができ
る。この場合には図示の各例において説明した全
ての導電性を同時に反転する必要がある。さらに
バリヤー層１２には酸化珪素以外の絶縁材料を使
用することができる。金属半導体整流接合（シヨ
ツト キー接合）によつてもバリヤー層を形成す
ることができる。例えばフイールド電極は金属ま
たは金属珪素化合物で被覆し、或いはこれらの被
覆を設けない高度にドープした多結晶珪素層で形
成することができる。この半導体層３は、ほぼ均
一にドーピングを行つたエピタキシヤル層とする
代りにインプランテーシヨンによる層とすること
もでき、また場合によつては不均等にドーピング
を行つたものも有利に使用することができる。例
えばドーピング濃度はｐ−ｎ接合５より表面に向
うに従つて減少させることができる。
えば珪素以外の半導体材料を使用することができ
る。この場合には図示の各例において説明した全
ての導電性を同時に反転する必要がある。さらに
バリヤー層１２には酸化珪素以外の絶縁材料を使
用することができる。金属半導体整流接合（シヨ
ツト キー接合）によつてもバリヤー層を形成す
ることができる。例えばフイールド電極は金属ま
たは金属珪素化合物で被覆し、或いはこれらの被
覆を設けない高度にドープした多結晶珪素層で形
成することができる。この半導体層３は、ほぼ均
一にドーピングを行つたエピタキシヤル層とする
代りにインプランテーシヨンによる層とすること
もでき、また場合によつては不均等にドーピング
を行つたものも有利に使用することができる。例
えばドーピング濃度はｐ−ｎ接合５より表面に向
うに従つて減少させることができる。
第１図は本発明による半導体装置の第１例の図
式的断面図、第２図は第１図装置の変形例の断面
図、第３図は本発明の他の変形例の断面図、第４
図は第３図の半導体装置のさらに他の例を示す断
面図である。 ２…基板領域、３…半導体層、４…本体の表
面、５…ｐ−ｎ接合、６…ｎ型ソース領域、８…
ｐ型チヤネル領域、９…ゲート電極、１１…フイ
ールド電極。
式的断面図、第２図は第１図装置の変形例の断面
図、第３図は本発明の他の変形例の断面図、第４
図は第３図の半導体装置のさらに他の例を示す断
面図である。 ２…基板領域、３…半導体層、４…本体の表
面、５…ｐ−ｎ接合、６…ｎ型ソース領域、８…
ｐ型チヤネル領域、９…ゲート電極、１１…フイ
ールド電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の基板領域と、これと反対の第２
導電型で基板領域との間にｐ−ｎ接合を形成する
これと隣接した半導体層を有する半導体本体を有
し、前記隣接半導体層はさらに該半導体本体の表
面に隣接し、前記ｐ−ｎ接合は動作状態で逆バイ
アスが加わり、前記半導体層内には少なくとも１
個の半導体回路素子の領域を設け、前記ｐ−ｎ接
合に破壊電圧より低い逆電圧が加わつたとき、基
板領域はその厚さの一部のみが空乏化し、また半
導体層は局部的にその厚さ全体にわたり空乏化さ
れるようにした半導体装置において、 半導体層のドーピング濃度を絶縁破壊電圧にお
いてｐ−ｎ接合に属する第１空乏層が半導体層の
厚さの一部分のみに延長される如くし、バリヤー
層によつて前記半導体層より分離した金属的導電
性フイールド電極を設け、これを半導体回路素子
に高電圧が加わつた場合半導体層の電位に比較し
て高い電圧であり、基板領域の電位と同じ極性の
点に接続し、これによつてフイールド電極の下側
に表面より半導体層内に第２空乏領域が延長され
るような構成としたことを特徴とする表面電界強
度を減少させた半導体装置。 ２ 半導体層はほぼ均一のドーピング濃度を与え
た特許請求の範囲第１項記載の半導体装置。 ３ 半導体回路素子は、ラテラル絶縁ゲートフイ
ールド効果トランジスタとし、これは第２導電型
の半導体層で包囲された第１導電型のチヤネル領
域内に設けられた第２導電型のソース領域を有
し、フイールド電極をゲート電極とドレイン領域
の間に設けた特許請求の範囲第１または２項記載
の半導体装置。 ４ 半導体回路素子をバイポーラトランジスタと
し、これは第２導電型の半導体層で包囲された第
１導電型のベース領域内に設けられた第２導電型
のエミツタ領域と、半導体層上に設けられたコレ
クタ接点とを有し、このフイールド電極はベース
領域とコレクタ接点間に設けてある特許請求の範
囲第１または２項記載の半導体装置。 ５ フイールド電極をゲート電極に接続した特許
請求の範囲第３項記載の半導体装置。 ６ フイールド電極をソース領域に接続した特許
請求の範囲第３項記載の半導体装置。 ７ フイールド電極をエミツタ領域に接続した特
許請求の範囲第４項記載の半導体装置。 ８ フイールド電極を基板領域に接続した特許請
求の範囲第１〜４項のいずれかに記載の半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8200464A NL8200464A (nl) | 1982-02-08 | 1982-02-08 | Halfgeleiderinrichting met gereduceerde oppervlakteveldsterkte. |
| NL8200464 | 1982-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147060A JPS58147060A (ja) | 1983-09-01 |
| JPH0475657B2 true JPH0475657B2 (ja) | 1992-12-01 |
Family
ID=19839216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016918A Granted JPS58147060A (ja) | 1982-02-08 | 1983-02-05 | 表面電界強度を減少させた半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0086010B1 (ja) |
| JP (1) | JPS58147060A (ja) |
| CA (1) | CA1201816A (ja) |
| DE (1) | DE3360537D1 (ja) |
| NL (1) | NL8200464A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177734A (ja) * | 1990-11-09 | 1992-06-24 | Mitsubishi Electric Corp | 半導体装置 |
| SE500815C2 (sv) * | 1993-01-25 | 1994-09-12 | Ericsson Telefon Ab L M | Dielektriskt isolerad halvledaranordning och förfarande för dess framställning |
| SE500814C2 (sv) * | 1993-01-25 | 1994-09-12 | Ericsson Telefon Ab L M | Halvledaranordning i ett tunt aktivt skikt med hög genombrottsspänning |
| US5373183A (en) * | 1993-04-28 | 1994-12-13 | Harris Corporation | Integrated circuit with improved reverse bias breakdown |
| CN110120423B (zh) * | 2019-05-05 | 2022-03-22 | 南京邮电大学 | 一种ldmos器件及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227032B2 (ja) * | 1974-01-22 | 1977-07-18 | ||
| US4048350A (en) * | 1975-09-19 | 1977-09-13 | International Business Machines Corporation | Semiconductor device having reduced surface leakage and methods of manufacture |
| FR2348579A1 (fr) * | 1976-04-12 | 1977-11-10 | Radiotechnique Compelec | Dispositif du type p-i-n et ensemble comportant le dispositif precite |
| IT1085486B (it) * | 1977-05-30 | 1985-05-28 | Ates Componenti Elettron | Struttura a semiconduttore integrata monolitica con giunzioni planari schermate da campi elettrostatici esterni |
-
1982
- 1982-02-08 NL NL8200464A patent/NL8200464A/nl not_active Application Discontinuation
-
1983
- 1983-01-26 DE DE8383200124T patent/DE3360537D1/de not_active Expired
- 1983-01-26 EP EP83200124A patent/EP0086010B1/en not_active Expired
- 1983-02-03 CA CA000420813A patent/CA1201816A/en not_active Expired
- 1983-02-05 JP JP58016918A patent/JPS58147060A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0086010B1 (en) | 1985-08-14 |
| JPS58147060A (ja) | 1983-09-01 |
| NL8200464A (nl) | 1983-09-01 |
| CA1201816A (en) | 1986-03-11 |
| EP0086010A1 (en) | 1983-08-17 |
| DE3360537D1 (en) | 1985-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4422089A (en) | Semiconductor device having a reduced surface field strength | |
| US5146298A (en) | Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor | |
| JP3393148B2 (ja) | 高電圧パワートランジスタ | |
| US4101922A (en) | Field effect transistor with a short channel length | |
| US4769685A (en) | Recessed-gate junction-MOS field effect transistor | |
| JPH0336311B2 (ja) | ||
| JP4145352B2 (ja) | 直線的に傾斜したフィールド酸化物及び線形なドーピング・プロファイルを有するラテラル薄膜ｓｏｉデバイス | |
| JP2005510059A (ja) | 電界効果トランジスタ半導体デバイス | |
| JPH0738097A (ja) | 高電圧用に延長されたドレイン領域を持つｍｏｓトランジスタを有する半導体装置 | |
| NL8102838A (nl) | Laterale veldeffekttransistorinrichting met geisoleerde stuurelektrode. | |
| JP2001015741A (ja) | 電界効果トランジスタ | |
| JPH0357614B2 (ja) | ||
| US4952991A (en) | Vertical field-effect transistor having a high breakdown voltage and a small on-resistance | |
| US7074681B2 (en) | Semiconductor component and method of manufacturing | |
| US4454523A (en) | High voltage field effect transistor | |
| GB2089118A (en) | Field-effect semiconductor device | |
| EP0071335B1 (en) | Field effect transistor | |
| JPH04127480A (ja) | 高耐圧低抵抗半導体装置及びその製造方法 | |
| US5381031A (en) | Semiconductor device with reduced high voltage termination area and high breakdown voltage | |
| JPS63211682A (ja) | バイポーラ集積回路に使用される高速接合型電界効果トランジスタ | |
| KR20010022980A (ko) | 측방향 박막 반도체-온-절연체 디바이스 | |
| KR20010102237A (ko) | 반도체 디바이스 | |
| EP0115098A1 (en) | Lateral DMOS transistor device having an injector region | |
| US4215356A (en) | Junction field effect transistor | |
| JPH0475657B2 (ja) |