JPH07202205A - 高い表面破壊電圧を有する半導体素子 - Google Patents
高い表面破壊電圧を有する半導体素子Info
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- JPH07202205A JPH07202205A JP6335319A JP33531994A JPH07202205A JP H07202205 A JPH07202205 A JP H07202205A JP 6335319 A JP6335319 A JP 6335319A JP 33531994 A JP33531994 A JP 33531994A JP H07202205 A JPH07202205 A JP H07202205A
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- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】端子部を改良した半導体素子に関し、接合拡張
部を減少させながら表面破壊電圧を上昇させた高電圧半
導体素子を提供することである。 【構成】本発明の高電圧半導体素子は、表面破壊接合電
圧を増加させるために、第１電界シールドプレート４５
を素子の表面上に形成し、電界を緩和している。さら
に、第２電界シールドプレート４８を素子の表面上に形
成し、電界を分散し、接合部の幅を狭くしている。
部を減少させながら表面破壊電圧を上昇させた高電圧半
導体素子を提供することである。 【構成】本発明の高電圧半導体素子は、表面破壊接合電
圧を増加させるために、第１電界シールドプレート４５
を素子の表面上に形成し、電界を緩和している。さら
に、第２電界シールドプレート４８を素子の表面上に形
成し、電界を分散し、接合部の幅を狭くしている。
Description
【０００１】
【産業上の利用分野】本発明は、端子部を改良した半導
体素子に関し、特に、表面電界を減少し、表面破壊接合
電圧を改良した接合端子拡張部を有する半導体素子に関
する。
体素子に関し、特に、表面電界を減少し、表面破壊接合
電圧を改良した接合端子拡張部を有する半導体素子に関
する。
【０００２】
【従来技術】別個の導電型領域を有する半導体素子は、
高電圧で動作するときに破壊されることがある。破壊が
起こるこのような電圧を破壊電圧と称する。Ｐ−Ｎ接合
がシリコン基板内に拡散するような平面状高電圧素子に
おいては、素子の一部は、基板の端部に近接する基板の
主表面（表面接合部）の上の接合領域で破壊が起きやす
い。
高電圧で動作するときに破壊されることがある。破壊が
起こるこのような電圧を破壊電圧と称する。Ｐ−Ｎ接合
がシリコン基板内に拡散するような平面状高電圧素子に
おいては、素子の一部は、基板の端部に近接する基板の
主表面（表面接合部）の上の接合領域で破壊が起きやす
い。
【０００３】このような高電圧端末の表面接合破壊を減
少させるために、高電圧端末と低電圧端末との間の表面
に存在する電界を緩和させる技術を用いている。このよ
うな技術は、ＲＥＳＵＲＦ技術と称する。この技術は、
高電圧ドープ領域と低電圧ドープ領域との間に低濃度で
ドープした領域を形成し、この低濃度でドープした領域
を横方向に拡散して、高電圧ドープ領域と低電圧ドープ
領域に接触させている。この結果、表面電界が滑らかに
なる。このＲＥＳＵＲＦ技術は、米国特許第４６０５９
４８号に開示されている。この技術の欠点は、この接合
領域の幅は、広くなってしまうことである（約２００−
４００μｍに達する）。
少させるために、高電圧端末と低電圧端末との間の表面
に存在する電界を緩和させる技術を用いている。このよ
うな技術は、ＲＥＳＵＲＦ技術と称する。この技術は、
高電圧ドープ領域と低電圧ドープ領域との間に低濃度で
ドープした領域を形成し、この低濃度でドープした領域
を横方向に拡散して、高電圧ドープ領域と低電圧ドープ
領域に接触させている。この結果、表面電界が滑らかに
なる。このＲＥＳＵＲＦ技術は、米国特許第４６０５９
４８号に開示されている。この技術の欠点は、この接合
領域の幅は、広くなってしまうことである（約２００−
４００μｍに達する）。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、接合拡張部を減少させながら表面破壊電圧を上昇さ
せた高電圧半導体素子を提供することである。
は、接合拡張部を減少させながら表面破壊電圧を上昇さ
せた高電圧半導体素子を提供することである。
【０００５】
【課題を解決するための手段】本発明の高電圧半導体素
子は、表面破壊接合電圧を増加させるために、第１電界
シールドプレート４５を素子の表面上に形成し、電界を
緩和している。、さらに、第２電界シールドプレート４
８を素子の表面上に形成し、電界を分散し、接合部の幅
を狭くしている。
子は、表面破壊接合電圧を増加させるために、第１電界
シールドプレート４５を素子の表面上に形成し、電界を
緩和している。、さらに、第２電界シールドプレート４
８を素子の表面上に形成し、電界を分散し、接合部の幅
を狭くしている。
【０００６】
【実施例】図１に、ＮチャネルＤＭＯＳ半導体素子１２
が図示されている。このＮチャネルＤＭＯＳ半導体素子
１２は、上部表面１３を有し、Ｎ＋シリコン材料製の基
板１０からなる。この基板１０は上部表面１６と下部表
面１８とを有する。この基板１０は、ＤＭＯＳ素子のド
レイン領域を形成し、下部表面１８にドレイン接点１９
を有する。基板１０の上部表面１６は、その上に形成さ
れたバルク領域２０を有する。このバルク領域２０は、
Ｎ−シリコン材料製で、側壁１４を有する。同図に示し
たように、バルク領域２０は上部表面１３の一部を形成
する。
が図示されている。このＮチャネルＤＭＯＳ半導体素子
１２は、上部表面１３を有し、Ｎ＋シリコン材料製の基
板１０からなる。この基板１０は上部表面１６と下部表
面１８とを有する。この基板１０は、ＤＭＯＳ素子のド
レイン領域を形成し、下部表面１８にドレイン接点１９
を有する。基板１０の上部表面１６は、その上に形成さ
れたバルク領域２０を有する。このバルク領域２０は、
Ｎ−シリコン材料製で、側壁１４を有する。同図に示し
たように、バルク領域２０は上部表面１３の一部を形成
する。
【０００７】このＮチャネルＤＭＯＳ半導体素子１２の
第１不純物領域２２は、Ｎ＋半導体材料製で、拡散技術
により形成される。その結果、第１不純物領域２２は側
壁１４に当接し、上部表面１３の第１部分２４を形成す
る。上部表面１３の第１部分２４と導通して、上部表面
１３の上に導電性材料部２６が形成され、この導電性材
料部２６により第１不純物領域２２に電圧を印加する。
この素子が動作中には、高電圧がドレイン接点１９と導
電性材料部２６にかかり、これにより、基板１０と第１
不純物領域２２とを同一の電位に維持している。導電性
材料部２６はＮチャネルＤＭＯＳ半導体素子１２のドレ
イン電極を形成する。このＮチャネルＤＭＯＳ半導体素
子１２は、また第１電界シールドプレート４６を有し、
この第１電界シールドプレート４６は内側エッジ４５と
外側エッジ４７と上部表面と下部表面を有する。この第
１電界シールドプレート４６の上部表面は、導電性材料
部２６と導通状態にあり、かくして、高電圧に維持され
る。
第１不純物領域２２は、Ｎ＋半導体材料製で、拡散技術
により形成される。その結果、第１不純物領域２２は側
壁１４に当接し、上部表面１３の第１部分２４を形成す
る。上部表面１３の第１部分２４と導通して、上部表面
１３の上に導電性材料部２６が形成され、この導電性材
料部２６により第１不純物領域２２に電圧を印加する。
この素子が動作中には、高電圧がドレイン接点１９と導
電性材料部２６にかかり、これにより、基板１０と第１
不純物領域２２とを同一の電位に維持している。導電性
材料部２６はＮチャネルＤＭＯＳ半導体素子１２のドレ
イン電極を形成する。このＮチャネルＤＭＯＳ半導体素
子１２は、また第１電界シールドプレート４６を有し、
この第１電界シールドプレート４６は内側エッジ４５と
外側エッジ４７と上部表面と下部表面を有する。この第
１電界シールドプレート４６の上部表面は、導電性材料
部２６と導通状態にあり、かくして、高電圧に維持され
る。
【０００８】このＮチャネルＤＭＯＳ半導体素子１２
は、また第２不純物領域３０を有し、この第２不純物領
域３０はＰ−型シリコン材料製で、拡散技術により、上
部表面１３からバルク領域２０内に伸びるよう形成され
る。ソース領域３６は、第２不純物領域３０内に形成さ
れている。この実施例の素子は、ＮチャネルＤＭＯＳで
あるので、ソース領域３６は、高濃度にドープしたＮ型
半導体材料（Ｎ＋）製である。第２不純物領域３０は、
ゲート電極４０と導通状態のチャネル領域３８を形成
し、その動作中、ＮチャネルＤＭＯＳ半導体素子１２を
介して流れる電圧を調整するために、そこにゲート電圧
が入力される。この第２不純物領域３０は、上部表面１
３の第２部分３２を形成し、この第２部分３２は、第２
の導電性材料からなる拡張部分３５を有するソース接点
３４を形成する。この実施例においては、ゲート電極４
０は、ポリシリコン製で、ソース接点３４と導電性材料
部２６とドレイン接点１９とは、金属製で、好ましくは
アルミ製である。
は、また第２不純物領域３０を有し、この第２不純物領
域３０はＰ−型シリコン材料製で、拡散技術により、上
部表面１３からバルク領域２０内に伸びるよう形成され
る。ソース領域３６は、第２不純物領域３０内に形成さ
れている。この実施例の素子は、ＮチャネルＤＭＯＳで
あるので、ソース領域３６は、高濃度にドープしたＮ型
半導体材料（Ｎ＋）製である。第２不純物領域３０は、
ゲート電極４０と導通状態のチャネル領域３８を形成
し、その動作中、ＮチャネルＤＭＯＳ半導体素子１２を
介して流れる電圧を調整するために、そこにゲート電圧
が入力される。この第２不純物領域３０は、上部表面１
３の第２部分３２を形成し、この第２部分３２は、第２
の導電性材料からなる拡張部分３５を有するソース接点
３４を形成する。この実施例においては、ゲート電極４
０は、ポリシリコン製で、ソース接点３４と導電性材料
部２６とドレイン接点１９とは、金属製で、好ましくは
アルミ製である。
【０００９】このＮチャネルＤＭＯＳ半導体素子１２
は、また第３不純物領域４２を有し、この第３不純物領
域４２は、第１不純物領域２２と第２不純物領域３０と
の間に接合終端拡張領域を形成し、それぞれ内側エッジ
４１と外側エッジ４３とを有する。この第３不純物領域
４２は、上部表面１３の第３部分４４を規定し、低濃度
にドープしたＰ−型半導体材料、例えば、Ｐ−シリコン
材料である。上部表面１３における第３不純物領域４２
の内側エッジ４１は、ソース接点３４の拡張部分３５の
下にあり、上部表面１３の外側エッジ４３は、第１電界
シールドプレート４６の下に配置されている。かくし
て、第１電界シールドプレート４６は、上部表面１３の
第１部分２４と第３部分４４の両方の上に伸びる。
は、また第３不純物領域４２を有し、この第３不純物領
域４２は、第１不純物領域２２と第２不純物領域３０と
の間に接合終端拡張領域を形成し、それぞれ内側エッジ
４１と外側エッジ４３とを有する。この第３不純物領域
４２は、上部表面１３の第３部分４４を規定し、低濃度
にドープしたＰ−型半導体材料、例えば、Ｐ−シリコン
材料である。上部表面１３における第３不純物領域４２
の内側エッジ４１は、ソース接点３４の拡張部分３５の
下にあり、上部表面１３の外側エッジ４３は、第１電界
シールドプレート４６の下に配置されている。かくし
て、第１電界シールドプレート４６は、上部表面１３の
第１部分２４と第３部分４４の両方の上に伸びる。
【００１０】このＮチャネルＤＭＯＳ半導体素子１２
は、例えば、ＳｉＯ2のような絶縁性材料からなる絶縁
材料領域５０を有し、必要により、ソース接点３４、導
電性材料部２６、ゲート電極４０、第１電界シールドプ
レート４６と互いに絶縁している。この第１電界シール
ドプレート４６は、上部表面１３から厚さ約１μｍの絶
縁材料領域５０により分離されている。このゲート電極
４０は、上部表面１３の第２部分３２から絶縁材料領域
５０によって、分離されているが、この絶縁材料領域５
０は好ましくは０．１μｍの厚さである。かくして、タ
ーン・オン電圧がゲート電極４０にかかると、チャネル
がチャネル領域３８に形成される。
は、例えば、ＳｉＯ2のような絶縁性材料からなる絶縁
材料領域５０を有し、必要により、ソース接点３４、導
電性材料部２６、ゲート電極４０、第１電界シールドプ
レート４６と互いに絶縁している。この第１電界シール
ドプレート４６は、上部表面１３から厚さ約１μｍの絶
縁材料領域５０により分離されている。このゲート電極
４０は、上部表面１３の第２部分３２から絶縁材料領域
５０によって、分離されているが、この絶縁材料領域５
０は好ましくは０．１μｍの厚さである。かくして、タ
ーン・オン電圧がゲート電極４０にかかると、チャネル
がチャネル領域３８に形成される。
【００１１】第１電界シールドプレート４６は、導電性
材料部２６に接続され、そのために、同一電位となって
いるので、ＮチャネルＤＭＯＳ半導体素子１２は活性状
態で、上部表面１３の第１部分２４における高電界は、
第３不純物領域４２にわたってかかる。これは２つの点
で有利である。まず、上部表面１３の第１部分２４と第
３部分４４との間の電界を低減する。第２に、第３不純
物領域４２の幅（すなわち、内側エッジ４１と外側エッ
ジ４３との間の距離）を狭めることができる。これは、
第１電界シールドプレート４６は、上部表面１３に沿っ
て、第２不純物領域３０の方向に第１不純物領域２２を
広げることができる。かくして、第３不純物領域４２の
少なくとも一部（外側エッジ４３）が第１電界シールド
プレート４６の下に配置されるようになる。従って、本
発明の素子は、第３不純物領域４２の幅を狭く維持しな
がら、表面破壊電圧を高くできる。
材料部２６に接続され、そのために、同一電位となって
いるので、ＮチャネルＤＭＯＳ半導体素子１２は活性状
態で、上部表面１３の第１部分２４における高電界は、
第３不純物領域４２にわたってかかる。これは２つの点
で有利である。まず、上部表面１３の第１部分２４と第
３部分４４との間の電界を低減する。第２に、第３不純
物領域４２の幅（すなわち、内側エッジ４１と外側エッ
ジ４３との間の距離）を狭めることができる。これは、
第１電界シールドプレート４６は、上部表面１３に沿っ
て、第２不純物領域３０の方向に第１不純物領域２２を
広げることができる。かくして、第３不純物領域４２の
少なくとも一部（外側エッジ４３）が第１電界シールド
プレート４６の下に配置されるようになる。従って、本
発明の素子は、第３不純物領域４２の幅を狭く維持しな
がら、表面破壊電圧を高くできる。
【００１２】次に、図２において、本発明のＮチャネル
ＤＭＯＳ半導体素子１２’が図示されているが、これは
図１のＮチャネルＤＭＯＳ半導体素子１２とほぼ同一で
あるが、但し、第２電界シールドプレート４８が新たに
含まれている点で異なる。第２電界シールドプレート４
８は、上部表面１３の第２部分３２の上に（すなわち、
第２不純物領域３０の上に）内側エッジを上部表面１３
の第３部分４４の上に（すなわち、第３不純物領域４２
の上に）外側エッジを有する。ここに開示した素子はＤ
ＭＯＳであるので、第２電界シールドプレート４８は、
ゲート電極４０の一部を有し、このゲート電極４０は、
上部表面１３から厚さ約０．１μｍの絶縁材料領域５０
により絶縁され、分離されている。
ＤＭＯＳ半導体素子１２’が図示されているが、これは
図１のＮチャネルＤＭＯＳ半導体素子１２とほぼ同一で
あるが、但し、第２電界シールドプレート４８が新たに
含まれている点で異なる。第２電界シールドプレート４
８は、上部表面１３の第２部分３２の上に（すなわち、
第２不純物領域３０の上に）内側エッジを上部表面１３
の第３部分４４の上に（すなわち、第３不純物領域４２
の上に）外側エッジを有する。ここに開示した素子はＤ
ＭＯＳであるので、第２電界シールドプレート４８は、
ゲート電極４０の一部を有し、このゲート電極４０は、
上部表面１３から厚さ約０．１μｍの絶縁材料領域５０
により絶縁され、分離されている。
【００１３】この第２電界シールドプレート４８は、上
部表面１３の第２部分３２と第３部分４４の上の電界を
減少させる。第１電界シールドプレート４６と第２電界
シールドプレート４８が、図２に示すように配置されて
いると、この電界勾配が上部表面１３の上で、導電性材
料部２６からソース接点３４の間で形成される。かくし
て、この表面の電界は、さらに減少し、それにより、図
１の実施例に比較して、表面破壊電圧をさらに増加させ
る。さらに、この第２電界シールドプレート４８は、上
部表面１３に沿って、低電圧の第２不純物領域３０まで
伸び、そして、この第３不純物領域４２の幅をさらに狭
くすることができる。
部表面１３の第２部分３２と第３部分４４の上の電界を
減少させる。第１電界シールドプレート４６と第２電界
シールドプレート４８が、図２に示すように配置されて
いると、この電界勾配が上部表面１３の上で、導電性材
料部２６からソース接点３４の間で形成される。かくし
て、この表面の電界は、さらに減少し、それにより、図
１の実施例に比較して、表面破壊電圧をさらに増加させ
る。さらに、この第２電界シールドプレート４８は、上
部表面１３に沿って、低電圧の第２不純物領域３０まで
伸び、そして、この第３不純物領域４２の幅をさらに狭
くすることができる。
【００１４】次に、図３において、本発明によるＮチャ
ネルＤＭＯＳ半導体素子１２”が示されている。このＮ
チャネルＤＭＯＳ半導体素子１２”は図２のＮチャネル
ＤＭＯＳ半導体素子１２”と類似するが、以下の点が異
なる。図３のＮチャネルＤＭＯＳ半導体素子１２”にお
いては、ソース接点３４の拡張部分３５は、側壁１４ま
で伸びて、導電性材料部２６から絶縁材料領域５０を介
して絶縁されており、そして、導電性材料部２６の上に
配置され、上部表面１３の第３部分４４と導電性材料部
２６とが拡張部分３５によりカバーされている。このよ
うな特徴は、完全に静電気的に、このカバーされた領域
をソース接点３４の表面の電荷と導電性材料部２６から
シールドする。このようにカバーされないと、チャージ
は素子の長期の信頼性を劣化させてしまう。
ネルＤＭＯＳ半導体素子１２”が示されている。このＮ
チャネルＤＭＯＳ半導体素子１２”は図２のＮチャネル
ＤＭＯＳ半導体素子１２”と類似するが、以下の点が異
なる。図３のＮチャネルＤＭＯＳ半導体素子１２”にお
いては、ソース接点３４の拡張部分３５は、側壁１４ま
で伸びて、導電性材料部２６から絶縁材料領域５０を介
して絶縁されており、そして、導電性材料部２６の上に
配置され、上部表面１３の第３部分４４と導電性材料部
２６とが拡張部分３５によりカバーされている。このよ
うな特徴は、完全に静電気的に、このカバーされた領域
をソース接点３４の表面の電荷と導電性材料部２６から
シールドする。このようにカバーされないと、チャージ
は素子の長期の信頼性を劣化させてしまう。
【００１５】第３不純物領域４２は、第１不純物領域２
２と第２不純物領域３０内に伸びる側面方向に拡散した
領域を有し、これにより、オーバラップ領域５４、５５
が形成される。このように第３不純物領域４２を形成す
ることにより、上部表面１３の真下に第１不純物領域２
２と第２不純物領域３０との間に電界が均一に分散形成
されて、ＮチャネルＤＭＯＳ半導体素子１２”の安定性
を増加させる。言い換えると、上部表面１３の上で高電
圧端子と低電圧端子の間で等しく分布する電界のみなら
ず、上部表面１３の下でも等しくする分布が、この図３
の実施例の良好な結果を招く。さらに、このような図３
の構成は、図１、２に示したものに比較して、表面破壊
電圧が増加する。
２と第２不純物領域３０内に伸びる側面方向に拡散した
領域を有し、これにより、オーバラップ領域５４、５５
が形成される。このように第３不純物領域４２を形成す
ることにより、上部表面１３の真下に第１不純物領域２
２と第２不純物領域３０との間に電界が均一に分散形成
されて、ＮチャネルＤＭＯＳ半導体素子１２”の安定性
を増加させる。言い換えると、上部表面１３の上で高電
圧端子と低電圧端子の間で等しく分布する電界のみなら
ず、上部表面１３の下でも等しくする分布が、この図３
の実施例の良好な結果を招く。さらに、このような図３
の構成は、図１、２に示したものに比較して、表面破壊
電圧が増加する。
【００１６】この実施例においては、第２不純物領域３
０は約４μｍの深さまで拡散し、そして、この第３不純
物領域４２は６μｍの深さまで拡散している。図３の素
子１２”においては、第３不純物領域４２を適当な方法
で拡散して、オーバラップ領域５４の深さが第２不純物
領域３０の深さと等しくなるように、すなわち、約４μ
ｍになるようにする。
０は約４μｍの深さまで拡散し、そして、この第３不純
物領域４２は６μｍの深さまで拡散している。図３の素
子１２”においては、第３不純物領域４２を適当な方法
で拡散して、オーバラップ領域５４の深さが第２不純物
領域３０の深さと等しくなるように、すなわち、約４μ
ｍになるようにする。
【００１７】
【発明の効果】プレーナ型の半導体素子、例えば、前述
のＮチャネルＤＭＯＳ素子の表面破壊電圧は、素子のオ
ン−抵抗のように、バルク領域２０のドーピング濃度に
関連している。かくして、高いドーピング濃度を有する
半導体材料が、バルク領域２０として用いられた場合
（すなわち、低抵抗材料）、低いオン−抵抗が得られ、
これは多くの応用において、好ましいものである。しか
し、このような高いドープ濃度材料を用いると、素子の
破壊電圧は、キャリアの濃度が増加するために低下す
る。当然なことであるが、このことは高電圧素子につい
ては、好ましいことではない。このようなことを本発明
に適用すると、３００ボルトの破壊電圧が望ましい素子
において、このような素子は本発明による高電圧接合終
端技術を用い、バルク領域２０のドーピング濃度を従来
のＲＥＳＵＲＦ技術に基づいた素子におけるのよりも増
加することができる。さらに、前述したように、バルク
領域のドーピング濃度を増加させると、素子のオン−抵
抗を低下させる。かくして、本発明の素子は、従来技術
の素子と同様な破壊電圧を有するが、バルク領域２０内
でより高いドーピング濃度を得ることができ、それによ
り、素子のオン−抵抗を低下させることができる。
のＮチャネルＤＭＯＳ素子の表面破壊電圧は、素子のオ
ン−抵抗のように、バルク領域２０のドーピング濃度に
関連している。かくして、高いドーピング濃度を有する
半導体材料が、バルク領域２０として用いられた場合
（すなわち、低抵抗材料）、低いオン−抵抗が得られ、
これは多くの応用において、好ましいものである。しか
し、このような高いドープ濃度材料を用いると、素子の
破壊電圧は、キャリアの濃度が増加するために低下す
る。当然なことであるが、このことは高電圧素子につい
ては、好ましいことではない。このようなことを本発明
に適用すると、３００ボルトの破壊電圧が望ましい素子
において、このような素子は本発明による高電圧接合終
端技術を用い、バルク領域２０のドーピング濃度を従来
のＲＥＳＵＲＦ技術に基づいた素子におけるのよりも増
加することができる。さらに、前述したように、バルク
領域のドーピング濃度を増加させると、素子のオン−抵
抗を低下させる。かくして、本発明の素子は、従来技術
の素子と同様な破壊電圧を有するが、バルク領域２０内
でより高いドーピング濃度を得ることができ、それによ
り、素子のオン−抵抗を低下させることができる。
【００１８】本発明はＮＰＮトランジスタ、ＰＮＰトラ
ンジスタ、絶縁ゲートバイポーラトランジスタ、および
ダイオードのような共通の表面を有するようなプレーナ
型の高電圧半導体素子に適用できるものである。さら
に、本発明はＰ−型ドープ半導体領域とＮ−ドープ半導
体領域とを入り替えることにより、反対の導電型の素子
も形成することがきる。
ンジスタ、絶縁ゲートバイポーラトランジスタ、および
ダイオードのような共通の表面を有するようなプレーナ
型の高電圧半導体素子に適用できるものである。さら
に、本発明はＰ−型ドープ半導体領域とＮ−ドープ半導
体領域とを入り替えることにより、反対の導電型の素子
も形成することがきる。
【図１】本発明の一実施例によるプレーナ型のＤＭＯＳ
素子の断面図。
素子の断面図。
【図２】本発明の第２の実施例によるプレーナ型のＤＭ
ＯＳ素子の断面図。
ＯＳ素子の断面図。
【図３】本発明の第３の実施例によるプレーナ型のＤＭ
ＯＳ素子の断面図。
ＯＳ素子の断面図。
１０ 基板 １２ ＮチャネルＤＭＯＳ半導体素子 １３ 上部表面 １４ 側壁 １６ 上部表面 １８ 下部表面 １９ ドレイン接点 ２０ バルク領域 ２２ 第１不純物領域 ２４ 第１部分 ２６ 導電性材料 ３０ 第２不純物領域 ３２ 第２部分 ３４ ソース接点 ３５ 拡張部分 ３６ ソース領域 ３８ チャネル領域 ４０ ゲート電極 ４１ 内側エッジ ４２ 第３不純物領域 ４３ 外側エッジ ４４ 第３部分 ４５ 内側エッジ ４６ 第１電界シールドプレート ４７ 外側エッジ ４８ 第２電界シールドプレート ５０ 絶縁材料領域 ５４、５５ オーバラップ領域
Claims (4)
- 【請求項１】 （Ａ） 第１導電型で、第１ドーピング
濃度の半導体基板（１０）と、 （Ｂ） 前記半導体基板（１０）の上部表面（１６）に
形成された第１導電型のバルク領域（２０）と、前記バ
ルク領域（２０）は、前記第１ドーピング濃度以下のド
ーピング濃度を有し、側壁（１４）と上部表面（１３）
の一部を形成し、 （Ｃ） 前記バルク領域（２０）内に形成され、前記前
記上部表面の第１部分（２４）を規定する第１不純物領
域（２２）と、前記第１不純物領域（２２）は、第１導
電型で、前記バルク領域（２０）のドーピング濃度以上
のドーピング濃度を有し、 （Ｄ） 前記主表面の前記第１部分（２４）の上に形成
され、それと導通状態の第１導電性材料部（２６）と、 （Ｅ） 前記主表面の第２部分（３２）を形成し、前記
第１不純物領域（２２）から離間し、前記バルク領域
（２０）と接触する第２不純物領域（３０）と、前記第
２不純物領域（２２）は、第２導電型で、第２ドーピン
グ濃度を有し、 （Ｆ） 前記第１不純物領域（２２）と第２不純物領域
（３０）との間の前記バルク領域（２０）と接触し、前
記上部表面の前記第１部分（２４）と第２部分（３２）
との間の第３部分（４４）を形成する第３不純物領域
（４２）と、前記第３不純物領域は、第２導電型で、前
記第２不純物領域（３０）のドーピング濃度以下のドー
ピング濃度を有し、 （Ｇ） 前記主表面の前記第２部分と導通状態の第２導
電性材料部（３４）と、前記第２導電性材料部（３４）
の一部は、前記上部表面の第３不純物領域（４２）の上
に離間しており、 （Ｈ） 前記第１導電性材料部（２６）と導通状態にあ
り、前記主表面の前記第１部分と第３部分（４４）の上
の主表面から離間した第１電界シールドプレート（４
６）と、 （Ｉ） 前記第１と第２の導電性材料部とは接触しない
前記主表面の一部の上に配置される絶縁性材料（５０）
と、 （Ｊ） 前記半導体基板と導通状態の第３導電性材料部
（１９）とからなることを特徴とする高い表面破壊電圧
を有する半導体素子。 - 【請求項２】 （Ｋ） 前記上部表面の第２不純物領域
（３０）と第３不純物領域（４２）の上で、前記主表面
と離間した状態の第２電界シールドプレート（４８）を
さらに有することを特徴とする請求項１の素子。 - 【請求項３】 前記第２導電性材料部の拡張部（３５）
は、前記上部表面の前記第３部分（４４）の上に伸び、
前記第１電界シールドプレート（４６）と離間した状態
で、その上に形成されていることを特徴とする請求項２
の素子。 - 【請求項４】 前記第３不純物領域（４２）の一部は、
前記第１と第２の不純物領域（２２，３０）と連続し
て、オーバラープ領域（５４，５５）がその間に形成さ
れることを特徴とする請求項２の素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/172,370 US5381031A (en) | 1993-12-22 | 1993-12-22 | Semiconductor device with reduced high voltage termination area and high breakdown voltage |
| US172370 | 1993-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202205A true JPH07202205A (ja) | 1995-08-04 |
Family
ID=22627438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6335319A Pending JPH07202205A (ja) | 1993-12-22 | 1994-12-22 | 高い表面破壊電圧を有する半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5381031A (ja) |
| EP (1) | EP0660416A1 (ja) |
| JP (1) | JPH07202205A (ja) |
| SG (1) | SG44458A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545915A (en) * | 1995-01-23 | 1996-08-13 | Delco Electronics Corporation | Semiconductor device having field limiting ring and a process therefor |
| DE19535322A1 (de) * | 1995-09-22 | 1997-03-27 | Siemens Ag | Anordnung mit einem pn-Übergang und einer Maßnahme zur Herabsetzung der Gefahr eines Durchbruchs des pn-Übergangs |
| US5894154A (en) * | 1996-12-05 | 1999-04-13 | Lucent Technologies Inc. | P-channel MOS transistor |
| US6303961B1 (en) | 1998-04-29 | 2001-10-16 | Aqere Systems Guardian Corp. | Complementary semiconductor devices |
| GB2341272B (en) | 1998-09-03 | 2003-08-20 | Ericsson Telefon Ab L M | High voltage shield |
| US6700160B1 (en) * | 2000-10-17 | 2004-03-02 | Texas Instruments Incorporated | Double-diffused MOS (DMOS) power transistor with a channel compensating implant |
| US6563197B1 (en) * | 2001-11-20 | 2003-05-13 | International Rectifier Corporation | MOSgated device termination with guard rings under field plate |
| US6521923B1 (en) * | 2002-05-25 | 2003-02-18 | Sirenza Microdevices, Inc. | Microwave field effect transistor structure on silicon carbide substrate |
| US11791385B2 (en) * | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| CN101752208B (zh) * | 2008-12-03 | 2013-06-19 | 商海涵 | 半导体高压终端结构及其制造方法 |
| US8106487B2 (en) | 2008-12-23 | 2012-01-31 | Pratt & Whitney Rocketdyne, Inc. | Semiconductor device having an inorganic coating layer applied over a junction termination extension |
| CN103378070B (zh) * | 2012-04-16 | 2016-04-13 | 富士电机株式会社 | 半导体器件 |
| CN103000697A (zh) * | 2012-11-23 | 2013-03-27 | 中国科学院微电子研究所 | 一种SiC肖特基二极管及其制作方法 |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| DE102014005879B4 (de) * | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103463A (en) * | 1980-01-21 | 1981-08-18 | Nippon Denso Co Ltd | Semiconductor device of high withstand voltage planar type |
| DE3141203A1 (de) * | 1981-10-16 | 1983-04-28 | Siemens AG, 1000 Berlin und 8000 München | Planares halbleiterbauelement |
| JPS5887874A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | 絶縁ゲ−ト形半導体装置 |
| US4532534A (en) * | 1982-09-07 | 1985-07-30 | Rca Corporation | MOSFET with perimeter channel |
| US4605948A (en) * | 1984-08-02 | 1986-08-12 | Rca Corporation | Semiconductor structure for electric field distribution |
| DE58907758D1 (de) * | 1988-09-20 | 1994-07-07 | Siemens Ag | Planarer pn-Übergang hoher Spannungsfestigkeit. |
| EP0460251B1 (de) * | 1990-06-05 | 1998-11-18 | Siemens Aktiengesellschaft | Herstellverfahren für einen Leistungs-MISFET |
| JP2556175B2 (ja) * | 1990-06-12 | 1996-11-20 | 三菱電機株式会社 | 半導体装置における電界集中防止構造 |
-
1993
- 1993-12-22 US US08/172,370 patent/US5381031A/en not_active Expired - Lifetime
-
1994
- 1994-12-05 EP EP94309006A patent/EP0660416A1/en not_active Withdrawn
- 1994-12-05 SG SG1996000585A patent/SG44458A1/en unknown
- 1994-12-22 JP JP6335319A patent/JPH07202205A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| SG44458A1 (en) | 1997-12-19 |
| US5381031A (en) | 1995-01-10 |
| EP0660416A1 (en) | 1995-06-28 |
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