JPH03148834A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ》産業上の利用分野
本発明は、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造のＭＯＳ）ランジスタの製造方法
に関する。
Ｄｒａｉｎ ）構造のＭＯＳ）ランジスタの製造方法
に関する。
（口》従来の技術
ＬＤＤ構造は、パターンの微細化に依るチャンネル長の
縮小に伴って発１する、ホットキャリアに起因する閾値
電圧の変動や相互コンダクタンスの劣化を防止しようと
するもので、高集積化の要求されるＬＳＩに広く用いら
れる。ＬＤＤ構造のＭＯＳトランジスタは、ホットキャ
リアの発生が抑圧されると共は、電界が最大となる位置
がゲート領域の外側となるため、発生したホットキャリ
アがゲート領域へ注入されることがなくなる。このため
、一般のＭＯＳ）ランジスタに比して短いチャンネル長
でＭＯＳトランジスタを動作させることができ、さらに
はより高い電圧で駆動移せることも可能となる。
縮小に伴って発１する、ホットキャリアに起因する閾値
電圧の変動や相互コンダクタンスの劣化を防止しようと
するもので、高集積化の要求されるＬＳＩに広く用いら
れる。ＬＤＤ構造のＭＯＳトランジスタは、ホットキャ
リアの発生が抑圧されると共は、電界が最大となる位置
がゲート領域の外側となるため、発生したホットキャリ
アがゲート領域へ注入されることがなくなる。このため
、一般のＭＯＳ）ランジスタに比して短いチャンネル長
でＭＯＳトランジスタを動作させることができ、さらに
はより高い電圧で駆動移せることも可能となる。
第２図は、ＬＤＤ構造のＭＯＳトランジスタの断面図で
あり、Ｎチャンネル型を示している。
あり、Ｎチャンネル型を示している。
Ｐ型のシリコン（Ｓｉ）基板（１）の一面には、ＬＯＣ
ＯＳ等のチャンネル分離領域（２）で区画された領域内
に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電
極（３）がゲート酸化膜（４）を介して形成され、この
ゲート電極（３）の両側にソース及びドレインとなるＮ
−型の拡散領域（５５）（５Ｄ）が形成される。また、
ゲート電極（３）の両側には、拡散領域（５５）（５Ｄ
）の一部を覆って二酸化シリコン（ＳｉＯ□）からなる
サイドウォール（６）が形成される。そして、サイドウ
ォール（６）に覆われていない拡散領域（５５）（５０
）中には、不純物濃度のさらに高いＮ１型の拡散領域（
７５）（７Ｄ）が形成される。
ＯＳ等のチャンネル分離領域（２）で区画された領域内
に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電
極（３）がゲート酸化膜（４）を介して形成され、この
ゲート電極（３）の両側にソース及びドレインとなるＮ
−型の拡散領域（５５）（５Ｄ）が形成される。また、
ゲート電極（３）の両側には、拡散領域（５５）（５Ｄ
）の一部を覆って二酸化シリコン（ＳｉＯ□）からなる
サイドウォール（６）が形成される。そして、サイドウ
ォール（６）に覆われていない拡散領域（５５）（５０
）中には、不純物濃度のさらに高いＮ１型の拡散領域（
７５）（７Ｄ）が形成される。
このようなＭＯＳトランジスタに於いては、ゲート電極
（３）に所定の電位が与えられたときに形成されるチャ
ンネルと拡散領域（７５）（７Ｄ＞との間にＮ−型の領
域が介在するために、ドレインピンチオ）領域の電界を
ゲート電極（３）領域からＮ−型の拡散領域（５５）（
５Ｄ）にまで広げることができる。
（３）に所定の電位が与えられたときに形成されるチャ
ンネルと拡散領域（７５）（７Ｄ＞との間にＮ−型の領
域が介在するために、ドレインピンチオ）領域の電界を
ゲート電極（３）領域からＮ−型の拡散領域（５５）（
５Ｄ）にまで広げることができる。
従って、最大電界を低下することができ、ホットキーヤ
リアの発生が抑圧されることになる。
リアの発生が抑圧されることになる。
次に製造方法について説明する。
先ずＳｉ基板（１）上のチャンネル分離領域（２）に依
り区画された領域に、ゲート酸化膜（４）を介してゲー
ト電極（３）を形成した後にＮ型不純物、例えばリン（
Ｐ＋）を低濃度に注入してＮ″″型の拡散領域（５５）
（５Ｄ）を形成する。次にゲート電極（３）の両側にＮ
−型の拡散領域（７５）（７Ｄ）を形成する際のマスク
となるサイドウォール（６）を形成する。このサイドウ
ォール（６）は、一旦ゲート電極（３）を覆ってＳｉｎ
、膜を形成した後にそのＳｉカ膜を反応性イオンエッチ
ング（ＲＩＥ）等の異方性エッチングに依ってエッチン
グすることでゲート電極（３）の両側にＳｉｎ、が残留
して形成される。そして、サイドウォール（６）をマス
クとして再びＮ型不純物を高濃度に注入してＮ″″型の
拡散領域（７５）（７Ｄ）を形成する。
り区画された領域に、ゲート酸化膜（４）を介してゲー
ト電極（３）を形成した後にＮ型不純物、例えばリン（
Ｐ＋）を低濃度に注入してＮ″″型の拡散領域（５５）
（５Ｄ）を形成する。次にゲート電極（３）の両側にＮ
−型の拡散領域（７５）（７Ｄ）を形成する際のマスク
となるサイドウォール（６）を形成する。このサイドウ
ォール（６）は、一旦ゲート電極（３）を覆ってＳｉｎ
、膜を形成した後にそのＳｉカ膜を反応性イオンエッチ
ング（ＲＩＥ）等の異方性エッチングに依ってエッチン
グすることでゲート電極（３）の両側にＳｉｎ、が残留
して形成される。そして、サイドウォール（６）をマス
クとして再びＮ型不純物を高濃度に注入してＮ″″型の
拡散領域（７５）（７Ｄ）を形成する。
（ハ》発明が解決しようとする課題
しかしながら、上述の如き製造方法に於いては、サイド
ウォール（６）を形成する際のＲＩＥのエッチング速度
が速いことから、正確にエッチングの終了を検知してエ
ッチングを停止させることが困難であり、過剰なエッチ
ングが行われてしまう虞れがある。従って、チャンネル
分離領域（２）等の絶縁膜がエッチングされて素子間の
耐圧の低下を招き、信頼性が低下するといった問題が生
じる。
ウォール（６）を形成する際のＲＩＥのエッチング速度
が速いことから、正確にエッチングの終了を検知してエ
ッチングを停止させることが困難であり、過剰なエッチ
ングが行われてしまう虞れがある。従って、チャンネル
分離領域（２）等の絶縁膜がエッチングされて素子間の
耐圧の低下を招き、信頼性が低下するといった問題が生
じる。
一方、第３図に示す如く、サイドウォール（６）にＰｏ
ｌｙ−Ｓｉを用いることが考えられる。このようなＰｏ
ｌｙ−Ｓｉからなるサイドウォール（６°）に於いては
、絶縁膜の過剰なエッチシグに依る耐圧の低下といった
問題は解消するものの、ゲート電極（３）の表面を熱酸
化してＳｉｎ、膜（８）を形成する等の工程が増し、製
造工程が煩雑になることから、量産性に欠けるといった
問題が生じる。
ｌｙ−Ｓｉを用いることが考えられる。このようなＰｏ
ｌｙ−Ｓｉからなるサイドウォール（６°）に於いては
、絶縁膜の過剰なエッチシグに依る耐圧の低下といった
問題は解消するものの、ゲート電極（３）の表面を熱酸
化してＳｉｎ、膜（８）を形成する等の工程が増し、製
造工程が煩雑になることから、量産性に欠けるといった
問題が生じる。
そこで本発明は、工程数の増加を伴、うことなく、耐圧
の低下防止を図ることのできるＬＤＤ構造のＭＯＳトラ
ンジスタの製造方法を提供することを目的とする。
の低下防止を図ることのできるＬＤＤ構造のＭＯＳトラ
ンジスタの製造方法を提供することを目的とする。
（＝》課題を解決するための手段
本発明は上述の課題を解決するためにな啓れたもので、
一導電型の半導体基板上に絶縁膜を介して電極材料膜を
形成する工程、この電極材料膜上にレジストを塗布して
電極パターンを形成し、そのレジストパターンに沿って
上記電極材料膜をエッチングしてゲート電極を形成する
工程、上記レジストパターンをマスクとして逆導電型の
不純物を上記半導体基板中に注入してソース及びドレイ
ン領域となる第１の拡散領域を形成する工程、酸素を含
むプラズマ雰囲気中で上記レジストパターンの一部を除
去する工程、一部が除去された上記レジストパターンに
沿って上記ゲート電極の端部をエッチングする工程、端
部がエッチング除去された上記ゲート電極をマスクとし
て逆導電型 の不純物を上記第１の拡散領域よりも低
い濃度で注入して第２の拡散領域を形成する工程、を含
むことを特徴としている。
一導電型の半導体基板上に絶縁膜を介して電極材料膜を
形成する工程、この電極材料膜上にレジストを塗布して
電極パターンを形成し、そのレジストパターンに沿って
上記電極材料膜をエッチングしてゲート電極を形成する
工程、上記レジストパターンをマスクとして逆導電型の
不純物を上記半導体基板中に注入してソース及びドレイ
ン領域となる第１の拡散領域を形成する工程、酸素を含
むプラズマ雰囲気中で上記レジストパターンの一部を除
去する工程、一部が除去された上記レジストパターンに
沿って上記ゲート電極の端部をエッチングする工程、端
部がエッチング除去された上記ゲート電極をマスクとし
て逆導電型 の不純物を上記第１の拡散領域よりも低
い濃度で注入して第２の拡散領域を形成する工程、を含
むことを特徴としている。
（ネ）作用
本発明に依れば、本来より所定の長さだけ長く形成され
たゲート電極をマスクとして不純物を高濃度に拡散する
ことでソース及びドレイン領域となる第１の拡散領域が
形成され、ゲート電極の端部をエッチングして本来の長
さとした後にそのゲート電極をマスクとして再び不純物
を低濃度に拡散することで第１の拡散領域より広い領域
に第２の拡散領域が形成される。従って、ゲート電極と
ソース及びドレイン領域との間にソース及びドレイン領
域より低濃度の拡散領域が介在するＬＤＤ構造のＭＯＳ
トランジスタが得られる。
たゲート電極をマスクとして不純物を高濃度に拡散する
ことでソース及びドレイン領域となる第１の拡散領域が
形成され、ゲート電極の端部をエッチングして本来の長
さとした後にそのゲート電極をマスクとして再び不純物
を低濃度に拡散することで第１の拡散領域より広い領域
に第２の拡散領域が形成される。従って、ゲート電極と
ソース及びドレイン領域との間にソース及びドレイン領
域より低濃度の拡散領域が介在するＬＤＤ構造のＭＯＳ
トランジスタが得られる。
（へ）実施例
本発明の一実施例を図面に従って説明する。
第１図ａ乃至ｄは本発明のＭＯＳ）トランジスタの製造
方法を示す工程順断面図である。
方法を示す工程順断面図である。
先ず、Ｐ型のＳｉ基板（１０）上にチャンネル分離領域
（１１）を形成し、このチャンネル分離領域（１１）に
依って区画された領域にゲート酸化膜（１２）を介して
ゲート電極（１３）を形成する（第１図ａ）、このゲー
ト電極（１３）の形成は、従来と同様に、Ｓｉ基板（１
０）上にＰｏｌｙ−Ｓｉ膜を形成した後に所定のパター
ンのレジスト膜（１４）を形成し、このレジスト膜（１
４）をマスクにしてＰｏｌｙ−Ｓｉ膜をエッチング除去
して得られる。このとき、ゲート電極（１３）の長さは
、最終的な長さより所定の量だけ、即ち第２図に示すサ
イドウォール（６）に相当する分だけ長く形成される。
（１１）を形成し、このチャンネル分離領域（１１）に
依って区画された領域にゲート酸化膜（１２）を介して
ゲート電極（１３）を形成する（第１図ａ）、このゲー
ト電極（１３）の形成は、従来と同様に、Ｓｉ基板（１
０）上にＰｏｌｙ−Ｓｉ膜を形成した後に所定のパター
ンのレジスト膜（１４）を形成し、このレジスト膜（１
４）をマスクにしてＰｏｌｙ−Ｓｉ膜をエッチング除去
して得られる。このとき、ゲート電極（１３）の長さは
、最終的な長さより所定の量だけ、即ち第２図に示すサ
イドウォール（６）に相当する分だけ長く形成される。
次に、ゲート電極（１３）上のレジスト膜（１４）を除
去することなく、さらにソース及びドレインとなる以外
の領域、例えばチャンネル分離領域（１１）やＰチャン
ネル型ＭＯＳ）トランジスタの領域等を覆うレジスト膜
（１５）を形成し、これらレジスト膜（１４）（１５）
をマスクにしてＮ型不純物例えば砒素（ａｍ”）を高濃
度に注入してＮ′″型の拡散領域（１６５）（１６Ｄ）
を形成する（第１図ｂ）、この拡散領域（１６５）（１
６Ｄ）が夫々ソース及びドレイン領域となる。
去することなく、さらにソース及びドレインとなる以外
の領域、例えばチャンネル分離領域（１１）やＰチャン
ネル型ＭＯＳ）トランジスタの領域等を覆うレジスト膜
（１５）を形成し、これらレジスト膜（１４）（１５）
をマスクにしてＮ型不純物例えば砒素（ａｍ”）を高濃
度に注入してＮ′″型の拡散領域（１６５）（１６Ｄ）
を形成する（第１図ｂ）、この拡散領域（１６５）（１
６Ｄ）が夫々ソース及びドレイン領域となる。
続いて、酸素を含むプラズマ処理に依ってレジスト膜（
１４）（ｌｓ）を所定の量だけ等方的に除去する（第１
図ｃ）、このプラズマ処理に於いては、ゲート電極（１
３）が必要以上の大きさに形成されている分だけレジス
ト膜（１４）が除去される。即ち、プラズマ処理の後に
残るレジスト膜（１４）の大きさが最終的なゲート電極
（１３°）の大きさとなるようにレジスト膜（１４）の
一部が除去される。そして、所定の大きさとなったレジ
スト膜（１４）をマスクとしてゲート電極（１３）をエ
ッチングし、ゲート電極（１３）の両端を除去した後、
レジスト膜（１４°）（１５）をマスクとしてＮ型不純
物、例えばＰ′″を先の拡散領域（１６５）（１６Ｄ）
の形成の際より低い濃度で注入し、Ｎ−型の拡散領域（
１７５）（１７Ｄ）を形成する。
１４）（ｌｓ）を所定の量だけ等方的に除去する（第１
図ｃ）、このプラズマ処理に於いては、ゲート電極（１
３）が必要以上の大きさに形成されている分だけレジス
ト膜（１４）が除去される。即ち、プラズマ処理の後に
残るレジスト膜（１４）の大きさが最終的なゲート電極
（１３°）の大きさとなるようにレジスト膜（１４）の
一部が除去される。そして、所定の大きさとなったレジ
スト膜（１４）をマスクとしてゲート電極（１３）をエ
ッチングし、ゲート電極（１３）の両端を除去した後、
レジスト膜（１４°）（１５）をマスクとしてＮ型不純
物、例えばＰ′″を先の拡散領域（１６５）（１６Ｄ）
の形成の際より低い濃度で注入し、Ｎ−型の拡散領域（
１７５）（１７Ｄ）を形成する。
以上の製造工程に依ると、ソース及びドレインとなるＮ
−型の拡散領域（１６５）（１６Ｄ）とゲート電極（１
３）との間にＮ′″型の拡散領域（１７５）（１７Ｄ）
が介在することになり、ＬＤＤ構造のＭＯＳトランジス
タが得られる。
−型の拡散領域（１６５）（１６Ｄ）とゲート電極（１
３）との間にＮ′″型の拡散領域（１７５）（１７Ｄ）
が介在することになり、ＬＤＤ構造のＭＯＳトランジス
タが得られる。
（ト）発明の効果
本発明に依れば、ゲート電極の両側にサイドウォールを
形成する必要がないことから、エッチング終了の正確な
検知が困難な異方性エッチングが必要なくなり、絶縁膜
が過剰にエッチングされることが防止できるため、素子
間の耐圧を保持でき、信頼性の向上が図れる。
形成する必要がないことから、エッチング終了の正確な
検知が困難な異方性エッチングが必要なくなり、絶縁膜
が過剰にエッチングされることが防止できるため、素子
間の耐圧を保持でき、信頼性の向上が図れる。
また、工程数を削減できることから、製造歩留りの向上
やコストの低下が望める。
やコストの低下が望める。
第１図は本発明のＭＯＳトランジスタの製造方法を示す
工程順断面図、第２図及び第３図は従来のＬＤＤ構造の
ＭＯＳ）トランジスタを示す断面図である。
工程順断面図、第２図及び第３図は従来のＬＤＤ構造の
ＭＯＳ）トランジスタを示す断面図である。
Claims (1)
- （１）一導電型の半導体基板上に絶縁膜を介して電極材
料膜を形成する工程、 この電極材料膜上にレジストを塗布して電極パターンを
形成し、そのレジストパターンに沿って上記電極材料膜
をエッチングしてゲート電極を形成する工程、 上記レジストパターンをマスクとして逆導電型の不純物
を上記半導体基板中に注入してソース及びトレイン領域
となる第１の拡散領域を形成する工程、 酸素を含むプラズマ雰囲気中で上記レジストパターンの
一部を除去する工程、 一部が除去された上記レジストパターンに沿って上記ゲ
ート電極の端部をエッチングする工程、端部がエッチン
グ除去された上記ゲート電極をマスクとして逆導電型の
不純物を上記第１の拡散領域よりも低い濃度で注入して
第２の拡散領域を形成する工程、 を含むことを特徴とするＭＯＳトランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28825089A JPH03148834A (ja) | 1989-11-06 | 1989-11-06 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28825089A JPH03148834A (ja) | 1989-11-06 | 1989-11-06 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148834A true JPH03148834A (ja) | 1991-06-25 |
Family
ID=17727775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28825089A Pending JPH03148834A (ja) | 1989-11-06 | 1989-11-06 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148834A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037195A (en) * | 1997-09-25 | 2000-03-14 | Kabushiki Kaisha Toshiba | Process of producing thin film transistor |
| WO2001020685A1 (en) * | 1999-09-16 | 2001-03-22 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor and method for producing the same |
| KR100469909B1 (ko) * | 2002-07-15 | 2005-02-02 | 주식회사 하이닉스반도체 | 포토레지스트 패턴 리사이징 방법 |
-
1989
- 1989-11-06 JP JP28825089A patent/JPH03148834A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037195A (en) * | 1997-09-25 | 2000-03-14 | Kabushiki Kaisha Toshiba | Process of producing thin film transistor |
| WO2001020685A1 (en) * | 1999-09-16 | 2001-03-22 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor and method for producing the same |
| US7306980B2 (en) | 1999-09-16 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating thin film transistor |
| KR100469909B1 (ko) * | 2002-07-15 | 2005-02-02 | 주식회사 하이닉스반도체 | 포토레지스트 패턴 리사이징 방법 |
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