JPH03148860A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims description 12
- 239000010410 layer Substances 0.000 abstract description 31
- 229920005591 polysilicon Polymers 0.000 abstract description 31
- 239000011229 interlayer Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置に関し、特に、スタックドキ
ャパシタ型メモリセルを有する半導体記憶装置およびそ
の製造方法に関する。
ャパシタ型メモリセルを有する半導体記憶装置およびそ
の製造方法に関する。
［従来の技術］
従来のスタックドキャパシタ型メモリセルは、第４図に
示す構造を有する。これは、次のように製造されたもの
である。ｐ型半導体基板仕にフィールド酸化１ｉ２、ゲ
ート酸化膜３を熱酸化により形成する。その後、第１層
ポリシリコンを堆積し、これをバターニングしてワード
線４を形成する。次に、ワードａ１４をマスクとしてリ
ンをイオン注入してソース・ドレイン領域となるｎ＋型
不純物層５を形成してトランスファトランジスタを形成
する。引き続き、全面に眉間絶縁膜９を形成し、一方の
ｎ＋型不純物層５上を開孔した後、第２層ポリシリコン
を堆積し、これをバターニングして電極６を形成する。
示す構造を有する。これは、次のように製造されたもの
である。ｐ型半導体基板仕にフィールド酸化１ｉ２、ゲ
ート酸化膜３を熱酸化により形成する。その後、第１層
ポリシリコンを堆積し、これをバターニングしてワード
線４を形成する。次に、ワードａ１４をマスクとしてリ
ンをイオン注入してソース・ドレイン領域となるｎ＋型
不純物層５を形成してトランスファトランジスタを形成
する。引き続き、全面に眉間絶縁膜９を形成し、一方の
ｎ＋型不純物層５上を開孔した後、第２層ポリシリコン
を堆積し、これをバターニングして電極６を形成する。
熱酸化により容量絶縁膜７を形成したのち、さらに、第
３層ポリシリコンを堆積しこれをパターニングして対向
電極８を形成する。最後に、眉間絶縁膜９を形成し、他
方のｎ＋型不純物層上を開孔した後、アルミニウムから
なるディジット線１０を形成すれば、第４図に示す半導
体記憶装置が得られる。
３層ポリシリコンを堆積しこれをパターニングして対向
電極８を形成する。最後に、眉間絶縁膜９を形成し、他
方のｎ＋型不純物層上を開孔した後、アルミニウムから
なるディジット線１０を形成すれば、第４図に示す半導
体記憶装置が得られる。
［発明が解決しようとする課題］
上述した従来のスタックドキャパシタ型メモリセルでは
、高集積化によるメモリセルの微細化にともない、キャ
パシタ自体も縮小化され、そのため情報を蓄積するのに
十蕃な容量値が得られないという問題が生じる。
、高集積化によるメモリセルの微細化にともない、キャ
パシタ自体も縮小化され、そのため情報を蓄積するのに
十蕃な容量値が得られないという問題が生じる。
［課題を解決するための手段］
本発明は、第１の電極上に容量絶縁膜を介して第２の電
極が形成されたキャパシタと、トランスファゲートトラ
ンジスタとにより構成されたスタックドキャパシタ型メ
モリセルを有する半導体記憶装置において、前記第１の
電極の側面に少なくとも一つの窪みを設けてキャパシタ
の対向面積を増大せしめたものである。この窪みは、ポ
リシリコンからなる第１の！極の中間層部分に不純物濃
度が極大となる層を設けておき、この電極に等方性エッ
チングを施すことによって形成される。
極が形成されたキャパシタと、トランスファゲートトラ
ンジスタとにより構成されたスタックドキャパシタ型メ
モリセルを有する半導体記憶装置において、前記第１の
電極の側面に少なくとも一つの窪みを設けてキャパシタ
の対向面積を増大せしめたものである。この窪みは、ポ
リシリコンからなる第１の！極の中間層部分に不純物濃
度が極大となる層を設けておき、この電極に等方性エッ
チングを施すことによって形成される。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す断面図である。同図
において、第４図の従来例と同等の部分には同一の参照
番号が付せられているので重複した説明は省略する。本
実施例では、電極６が下層ポリシリコン口ａと上層ポリ
シリコン口ｂの２層構造となっており、また、電極６の
側面には窪みが設けられている。
において、第４図の従来例と同等の部分には同一の参照
番号が付せられているので重複した説明は省略する。本
実施例では、電極６が下層ポリシリコン口ａと上層ポリ
シリコン口ｂの２層構造となっており、また、電極６の
側面には窪みが設けられている。
次に、第２図（ａ）〜第２図（ｄ）を参照してこの実施
例装置の製造方法について説明する。まず、ｐ型半導体
基板仕に熱酸化により膜厚５００ｎ讃のフィールド酸化
膜２を、続いて膜厚２Ｏｎ瞳のゲート酸化Ｍ３を形成す
る。次に、第１層ポリシリコンとして膜厚４００ｎｍの
ポリシリコンを堆積し、これをバターニングしてワード
線４を形成する。続いて、ワード線４をマスクとしてリ
ンをイオン注入してソース・ドレイン領域となるｎ＋型
不純物層５を形成する［第２図（ａ）］。
例装置の製造方法について説明する。まず、ｐ型半導体
基板仕に熱酸化により膜厚５００ｎ讃のフィールド酸化
膜２を、続いて膜厚２Ｏｎ瞳のゲート酸化Ｍ３を形成す
る。次に、第１層ポリシリコンとして膜厚４００ｎｍの
ポリシリコンを堆積し、これをバターニングしてワード
線４を形成する。続いて、ワード線４をマスクとしてリ
ンをイオン注入してソース・ドレイン領域となるｎ＋型
不純物層５を形成する［第２図（ａ）］。
次に、眉間絶縁膜９をＣＶＤ法により堆積し、一方のｎ
＋型不純物層５の上を開孔した後、第２層ポリシリコン
を形成する。この第２層ポリシリコンは下層ポリシリコ
ン口ａと上層ポリシリコン口ｂとの積層体からなる。ま
ず、下層ポリシリコン口ａを膜厚９００ ｎｍに形成し
、その上面にリンを４００ ｋｅＶ、ドーズ量１ｘ１０
１う／ｃａｌでイオン注入し、表面の不純物濃度を上げ
る［第２図（ｂ）］。
＋型不純物層５の上を開孔した後、第２層ポリシリコン
を形成する。この第２層ポリシリコンは下層ポリシリコ
ン口ａと上層ポリシリコン口ｂとの積層体からなる。ま
ず、下層ポリシリコン口ａを膜厚９００ ｎｍに形成し
、その上面にリンを４００ ｋｅＶ、ドーズ量１ｘ１０
１う／ｃａｌでイオン注入し、表面の不純物濃度を上げ
る［第２図（ｂ）］。
その上に膜厚１００ｎ諺の上層ポリシリコン口ｂを形成
し、フォトレジスト１１を選択的に形成してから、これ
をマスクとして異方性エッチングにより電ｌ［１６を形
成する［第２図（ｃ）］ 。
し、フォトレジスト１１を選択的に形成してから、これ
をマスクとして異方性エッチングにより電ｌ［１６を形
成する［第２図（ｃ）］ 。
次に、電極６に等方性エッチングを施すと、不純物濃度
の高い下層ポリシリ暑コンロａの上面部分のエッチング
速度が高いので、電極６の側面に窪みが形成される、フ
ォトレジスト１１を除去する［第２図（ｄ）］。
の高い下層ポリシリ暑コンロａの上面部分のエッチング
速度が高いので、電極６の側面に窪みが形成される、フ
ォトレジスト１１を除去する［第２図（ｄ）］。
次に、熱酸化により膜厚１０ｒｖの容量絶縁膜７を形成
する。このとき同時に電極６内の不純物濃度は均一化さ
れ、上層ポリシリコン口ｂは導電化される。この後は常
法により、対向電１１ｉ８、層間絶縁膜９、ディジット
線１０を形成すれば、第１図に示す半導体記憶装置が得
られる。
する。このとき同時に電極６内の不純物濃度は均一化さ
れ、上層ポリシリコン口ｂは導電化される。この後は常
法により、対向電１１ｉ８、層間絶縁膜９、ディジット
線１０を形成すれば、第１図に示す半導体記憶装置が得
られる。
上記実施例では、下層ポリシリコン口ａ、上層ポリシリ
コン口ｂとを一緒にパターニングしていたが、下層ポリ
シリコン口ａをまずパターニングし、然る後上層ポリシ
リコンロｂを堆積し、これをパターニングするようにし
てもよい。
コン口ｂとを一緒にパターニングしていたが、下層ポリ
シリコン口ａをまずパターニングし、然る後上層ポリシ
リコンロｂを堆積し、これをパターニングするようにし
てもよい。
また、上記実施例では電極６を２層のポリシリコンによ
り形成していたが、これに替えて、３層以上のポリシリ
コン層の形成工程と、２回以上のイオン注入工程とによ
り、不純物濃度が極大となる部分を複数個有する第２層
ポリシリコンを形成し、これを用いて側面に複数個の窪
みを有する電極を形成するようにしてもよい。
り形成していたが、これに替えて、３層以上のポリシリ
コン層の形成工程と、２回以上のイオン注入工程とによ
り、不純物濃度が極大となる部分を複数個有する第２層
ポリシリコンを形成し、これを用いて側面に複数個の窪
みを有する電極を形成するようにしてもよい。
次に、第３図を参照して本発明の他の実施例について説
明する。この実施例では、第２層ポリシリコンを１層ポ
リシリコンによって形成し、続いてリンを第３図に示す
不純物濃度分布になるようにイオン注入する。その後は
、先の実施例と同様に、第２層ポリシリコンをパターニ
ングして電極を形成し、これに等方性エッチングを施し
て電極の側面に窪みを形成する。
明する。この実施例では、第２層ポリシリコンを１層ポ
リシリコンによって形成し、続いてリンを第３図に示す
不純物濃度分布になるようにイオン注入する。その後は
、先の実施例と同様に、第２層ポリシリコンをパターニ
ングして電極を形成し、これに等方性エッチングを施し
て電極の側面に窪みを形成する。
［発明の効果］
以上説明したように、本発明は、スタックドキャパシタ
型メモリセルにおいて、電極の側面に窪みを設けたもの
であるので、本発明によれば、メモリセルの占有面積を
増加させることなくキャパシタの電極対向面積を増大さ
せることができる。
型メモリセルにおいて、電極の側面に窪みを設けたもの
であるので、本発明によれば、メモリセルの占有面積を
増加させることなくキャパシタの電極対向面積を増大さ
せることができる。
したがって、本発明によれば、高集積化された半導体記
憶装置においても、情報記憶上あるいはソフトエラー耐
性上必要とする容Ｉを確保することができる。
憶装置においても、情報記憶上あるいはソフトエラー耐
性上必要とする容Ｉを確保することができる。
第１図は、本発明の一実施例を示す断面図、第２図＜ａ
）〜（ｄ＞は、その製造工程を示す半導体装置の断面里
、第３図は、本発明の他の実施例を説明するための不純
物濃度分布図、第４図は、従来例を示す断面図である。 ｌ・・−ｐ型半導体基板、 ２・−曝フイールド酸化
膜、 ３・・・ゲート酸化膜、 ４・・−ワード線
、５・・・ｎ４″型不純物層、 ６・・・電極、
６ａ・・・下層ポリシリコン、 ６ｂ−・第２層ポリシ
リコン、７・−・容量絶縁Ｍ〜 ８−・−対向電極、
９・・・層間絶縁膜、 １０−ディジット線、
１１・・・フォトレジスト。
）〜（ｄ＞は、その製造工程を示す半導体装置の断面里
、第３図は、本発明の他の実施例を説明するための不純
物濃度分布図、第４図は、従来例を示す断面図である。 ｌ・・−ｐ型半導体基板、 ２・−曝フイールド酸化
膜、 ３・・・ゲート酸化膜、 ４・・−ワード線
、５・・・ｎ４″型不純物層、 ６・・・電極、
６ａ・・・下層ポリシリコン、 ６ｂ−・第２層ポリシ
リコン、７・−・容量絶縁Ｍ〜 ８−・−対向電極、
９・・・層間絶縁膜、 １０−ディジット線、
１１・・・フォトレジスト。
Claims (2)
- （１）ワード線およびソース・ドレイン領域を有するト
ランスファゲートトランジスタと、該トランスファゲー
トトランジスタのソース・ドレイン領域に一端が接続さ
れた第１の電極、該第１の電極上に形成された容量絶縁
膜および前記第１の電極と対向する第２の電極を有する
キャパシタとから構成されるメモリセルを複数個有する
半導体記憶装置において、前記第１の電極の側面には少
なくとも一つの窪みが形成されていることを特徴とする
半導体記憶装置。 - （２）ワード線およびソース・ドレイン領域を有するト
ランスファゲートトランジスタを形成する工程と、一端
がトランスファゲートトランジスタのソース・ドレイン
領域に接続され、中間層部分において不純物濃度が極大
値を有するようになされた多結晶シリコンからなる第１
の電極を形成する工程と、該第１の電極に等方性エッチ
ングを施して第１の電極の側面に窪みを形成する工程と
、該第１の電極上に容量絶縁膜を形成する工程と、第１
の電極と対向する第２の電極を形成する工程とを具備す
る半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288416A JPH03148860A (ja) | 1989-11-06 | 1989-11-06 | 半導体記憶装置およびその製造方法 |
| KR1019900017811A KR940002392B1 (ko) | 1989-11-06 | 1990-11-05 | 반도체 기억 장치 및 그 제조방법 |
| EP90121217A EP0427200A1 (en) | 1989-11-06 | 1990-11-06 | Semiconductor memory cell with improved stacked capacitor and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288416A JPH03148860A (ja) | 1989-11-06 | 1989-11-06 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148860A true JPH03148860A (ja) | 1991-06-25 |
Family
ID=17729932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288416A Pending JPH03148860A (ja) | 1989-11-06 | 1989-11-06 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0427200A1 (ja) |
| JP (1) | JPH03148860A (ja) |
| KR (1) | KR940002392B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202278A (en) * | 1991-09-10 | 1993-04-13 | Micron Technology, Inc. | Method of forming a capacitor in semiconductor wafer processing |
| JPH1084097A (ja) * | 1996-05-31 | 1998-03-31 | Texas Instr Inc <Ti> | 波形柱状コンデンサを有するｄｒａｍセル及びその製造方法 |
| US5907774A (en) * | 1997-05-29 | 1999-05-25 | Texas Instruments Incorporated | Corrugated post capacitor and method of fabricating using selective silicon deposition |
| KR100407379B1 (ko) * | 2001-06-14 | 2003-12-01 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 제조방법 |
-
1989
- 1989-11-06 JP JP1288416A patent/JPH03148860A/ja active Pending
-
1990
- 1990-11-05 KR KR1019900017811A patent/KR940002392B1/ko not_active Expired - Lifetime
- 1990-11-06 EP EP90121217A patent/EP0427200A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR940002392B1 (ko) | 1994-03-24 |
| KR910010718A (ko) | 1991-06-29 |
| EP0427200A1 (en) | 1991-05-15 |
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