JPH0499372A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0499372A JPH0499372A JP2217512A JP21751290A JPH0499372A JP H0499372 A JPH0499372 A JP H0499372A JP 2217512 A JP2217512 A JP 2217512A JP 21751290 A JP21751290 A JP 21751290A JP H0499372 A JPH0499372 A JP H0499372A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductor
- semiconductor substrate
- dielectric layer
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
半導体装置及びその製造方法に係り、特にダイナミック
・ランダム・アクセス・メモリ及びその製造方法に関し
。
・ランダム・アクセス・メモリ及びその製造方法に関し
。
セルが微細化されても大きな電荷蓄積容量を持つ構造及
びその実現方法の提供を目的とし。
びその実現方法の提供を目的とし。
半導体基板に下面を密着する導電体柱と、該導電体柱の
側面及び上面に密着する誘電体層と、該誘電体層に密着
する導電体層とを有し、該導電体柱と該誘電体層と該導
電体層は蓄積容量部をなす半導体装置により構成する。
側面及び上面に密着する誘電体層と、該誘電体層に密着
する導電体層とを有し、該導電体柱と該誘電体層と該導
電体層は蓄積容量部をなす半導体装置により構成する。
また、半導体基板上に絶縁層を形成する工程と該絶縁層
に該半導体基板を露出するコンタクトホールを形成する
工程と、該コンタクトホールを導電体で埋込んだ後、前
記絶縁層を選択的にエツチングして除去し、前記半導体
基板上に突き出る導電体柱を形成する工程と、該導電体
柱の側面及び上面にＦｐ、を体層を形成する工程と、該
誘電体層上に導電体層を形成する工程とを有し、該導電
体柱と該誘電体層と該導電体層が蓄積容量部となる半導
体装置の製造方法により構成する。
に該半導体基板を露出するコンタクトホールを形成する
工程と、該コンタクトホールを導電体で埋込んだ後、前
記絶縁層を選択的にエツチングして除去し、前記半導体
基板上に突き出る導電体柱を形成する工程と、該導電体
柱の側面及び上面にＦｐ、を体層を形成する工程と、該
誘電体層上に導電体層を形成する工程とを有し、該導電
体柱と該誘電体層と該導電体層が蓄積容量部となる半導
体装置の製造方法により構成する。
本発明は半導体装置及びその製造方法に係り特にダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）及び
その製造方法に関する。
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）及び
その製造方法に関する。
近年、半導体装１においては高集積化が進められ、メモ
リセルの微細化が要求されている。
リセルの微細化が要求されている。
ＤＲＡＭのメモリセルの微細化に伴い、電荷を蓄積する
容量も小さくなるが、できるだけ基板の占有面積は小さ
（して、かつ電荷蓄積容量を太きくする工夫が種々なさ
れている。
容量も小さくなるが、できるだけ基板の占有面積は小さ
（して、かつ電荷蓄積容量を太きくする工夫が種々なさ
れている。
〔従来の技術］
従来の半導体記憶装置においては７大別して二通りの構
造がある。一つはスタック型セルであり他の一つはトレ
ンチ型セルである。
造がある。一つはスタック型セルであり他の一つはトレ
ンチ型セルである。
第３図はスタック型セルの断面図であり、１は拡散層１
ａを含む半導体基板、２はゲート酸化膜。
ａを含む半導体基板、２はゲート酸化膜。
３はゲート電極、４．８は絶縁層、９はＡＩ配線。
ＩＩ、 １２はキャパシタ電極、 １３はキャパシタ絶
縁膜を表す。
縁膜を表す。
スタック型セルは、容量をかせぐためにトランスファー
ゲート（ゲート電極３）の段差を利用し。
ゲート（ゲート電極３）の段差を利用し。
キャパシタ電ｉｌｌ １２とキャパシタ絶縁膜１３との
接触面積を広げているが、容量の大幅な増加は望めない
。
接触面積を広げているが、容量の大幅な増加は望めない
。
第４図はトレンチ型セルの断面図であり、符号は第３図
と共通であり、さらに、 １４．１５はキャパシタ電極
１１６はキャパシタ絶縁膜を表す。
と共通であり、さらに、 １４．１５はキャパシタ電極
１１６はキャパシタ絶縁膜を表す。
トレンチ型セルでは、キャパシタ電極１４．１５とキャ
パシタ絶縁膜１６との接触面積を広げるために半導体基
板１を深くエツチングするが、その際多数の格子欠陥や
界面準位が発生し、リフレッシュ特性へ悪影響を及ぼす
。
パシタ絶縁膜１６との接触面積を広げるために半導体基
板１を深くエツチングするが、その際多数の格子欠陥や
界面準位が発生し、リフレッシュ特性へ悪影響を及ぼす
。
本発明は、格子欠陥や界面準位の発生をなくしかつ容量
の大幅な増加をもたらすＤＲＡＭのセル構造、及びその
製造方法を提供することを目的とする。
の大幅な増加をもたらすＤＲＡＭのセル構造、及びその
製造方法を提供することを目的とする。
〔課題を解決するための手段］
第１図は本発明の半導体装置の断面図、第２図（ａ）〜
（ｉ）は実施例を説明するための工程順断面図を示し、
１は半導体基板、 ｌａは拡散層、２はゲート酸化膜、
３はゲート電極、４は絶縁膜、５は導電体柱でキャパシ
タ電極、 ５ａは埋込み層、６は誘電体層、７は導電体
層でキャパシタ電極、８は絶縁層、９はＡ１配線、 １
０は保護層を表す。
（ｉ）は実施例を説明するための工程順断面図を示し、
１は半導体基板、 ｌａは拡散層、２はゲート酸化膜、
３はゲート電極、４は絶縁膜、５は導電体柱でキャパシ
タ電極、 ５ａは埋込み層、６は誘電体層、７は導電体
層でキャパシタ電極、８は絶縁層、９はＡ１配線、 １
０は保護層を表す。
上記課題は、半導体基板１に下面を密着する導電体柱５
と、該導電体柱５の側面及び上面に密着する誘電体層６
と、該誘電体層６に密着する導電体層７とを存し、該導
電体柱５と該誘電体層６と該導電体層７は蓄積容量部を
なす半導体装置によって解決される。
と、該導電体柱５の側面及び上面に密着する誘電体層６
と、該誘電体層６に密着する導電体層７とを存し、該導
電体柱５と該誘電体層６と該導電体層７は蓄積容量部を
なす半導体装置によって解決される。
また、半導体基板１上に絶縁層４を形成する工程と、該
絶縁層４に該半導体基板ｌを露出するコンタクトホール
を形成する工程と、該コンタクトホールを導電体で埋込
んだ後、前記絶縁層４を選択的にエツチングして除去し
、前記半導体基板１上に突き出る導電体柱５を形成する
工程と、該導電体柱５の側面及び上面に誘電体層６を形
成する工程と１該誘電体層６上に導電体層７を形成する
工程とを有し、該導電体柱５と該誘電体層６と該導電体
層７が蓄積容量部となる半導体装置の製造方法によって
解決される。
絶縁層４に該半導体基板ｌを露出するコンタクトホール
を形成する工程と、該コンタクトホールを導電体で埋込
んだ後、前記絶縁層４を選択的にエツチングして除去し
、前記半導体基板１上に突き出る導電体柱５を形成する
工程と、該導電体柱５の側面及び上面に誘電体層６を形
成する工程と１該誘電体層６上に導電体層７を形成する
工程とを有し、該導電体柱５と該誘電体層６と該導電体
層７が蓄積容量部となる半導体装置の製造方法によって
解決される。
本発明では第１図に示すように半導体基板１上に突き出
る導電体柱５の側面と上面を利用して。
る導電体柱５の側面と上面を利用して。
誘電体層６及び導電体層７を形成し、キャパシタを構成
する。従って、導電体柱５の高さを高く形成することに
よりキャパシタ電極の面積を広げ。
する。従って、導電体柱５の高さを高く形成することに
よりキャパシタ電極の面積を広げ。
キャパシタ容量の増加を図ることができる。
この構造はトレンチ形成の場合と違って半導体基板ｌに
格子欠陥を生したり界面準位を生したりすることがない
から、リフレッシュ特性に悪影響を及ぼすことがない。
格子欠陥を生したり界面準位を生したりすることがない
から、リフレッシュ特性に悪影響を及ぼすことがない。
〔実施例］
以下、第２図（ａ）〜（ｉ）を参照しながら１本発明の
実施例について説明する。
実施例について説明する。
第２図（ａ）参照
通常の方法により、半導体基板にＭＯＳＦＥＴを形成す
る。即ち、半導体基板１に通常の方法により、ゲート酸
化膜２．ゲート電極３．拡散層１ａを形成する。半導体
基板１は１例えばＰ型Ｓｔ基板にＮ型拡散層を形成した
ものである。Ｎ型Ｓｉ基板にＰ型拡散層を形成したもの
でもよい。
る。即ち、半導体基板１に通常の方法により、ゲート酸
化膜２．ゲート電極３．拡散層１ａを形成する。半導体
基板１は１例えばＰ型Ｓｔ基板にＮ型拡散層を形成した
ものである。Ｎ型Ｓｉ基板にＰ型拡散層を形成したもの
でもよい。
ゲート電極３の高さは２例えば０．３μｍである。
第２図（ｂ）参照
全面に絶縁層４として、ＣＶＤ法により厚さ０．５μｍ
のＳｉＯ□膜を形成し９その後通常のフォトリソグラフ
工程によりレジストにキャパシタ電極部、ビット線コン
タクト部の窓開きを行い。
のＳｉＯ□膜を形成し９その後通常のフォトリソグラフ
工程によりレジストにキャパシタ電極部、ビット線コン
タクト部の窓開きを行い。
異方性エツチングにより窓開き部の５ｉｎ２を除去し、
半導体基板ｌを露出するのコンタクトホールを形成する
。その後、レジストを除去する。
半導体基板ｌを露出するのコンタクトホールを形成する
。その後、レジストを除去する。
第２図（ｃ）参照
ＣＶＤ法により、コンタクトホールを導電体。
例えばポυＳｉで完全に埋込み、絶縁層４の上まで覆う
ようにし、ポリＳｉの抵抗を下げるため。
ようにし、ポリＳｉの抵抗を下げるため。
りん（Ｐ゛）を熱拡散させる。
第２図（ｄ）参照
異方性エツチングにより、ポリＳｉを全面エツチングす
る。すると、ポリＳｉはコンタクトホール内にのみ残る
。これにより、キャパシタ電極部に導電体柱５．ビット
線コンタクト部に埋込み層５ａが形成される。
る。すると、ポリＳｉはコンタクトホール内にのみ残る
。これにより、キャパシタ電極部に導電体柱５．ビット
線コンタクト部に埋込み層５ａが形成される。
第２図（ｅ）参照
異方性エンチングにより、絶縁層４（７）ＳｉＯ□を選
択的にエツチングする。エツチング量は、ゲート電極３
の上面が現れるくらいまでとする。
択的にエツチングする。エツチング量は、ゲート電極３
の上面が現れるくらいまでとする。
第２図（ｆ）参照
キャパシタ絶縁膜として熱酸化により５ｉｎ２を形成し
、導電体柱５と埋込み層５ａの表面に厚さ約１００人の
誘電体層６を形成する。
、導電体柱５と埋込み層５ａの表面に厚さ約１００人の
誘電体層６を形成する。
その後２ フォトリソグラフ工程によりビット線コンタ
クト部に窓開けを行い、異方性エツチングにより埋込み
層５ａ上面のＳｉＯ□を除去する。
クト部に窓開けを行い、異方性エツチングにより埋込み
層５ａ上面のＳｉＯ□を除去する。
第２図（ｇ）参照
キャパシタ電極として全面にポリＳｉをＣＶＤ法により
成長させ、厚さ３０ｏｏλ程度の導電体層７を形成する
。
成長させ、厚さ３０ｏｏλ程度の導電体層７を形成する
。
その後、フォトリソグラフ工程によりビット線コンタク
ト部に窓開けを行い、異方性エツチングによりポリＳｉ
を除去する。
ト部に窓開けを行い、異方性エツチングによりポリＳｉ
を除去する。
第２図（ｈ）参照
全面にＰＳＧを成長させ、絶縁層８を形成する。
その後、フォトリソグラフ工程によりビット線コンタク
ト部に窓開けを行い、ＰＳＧをエツチングして除去する
。
ト部に窓開けを行い、ＰＳＧをエツチングして除去する
。
第２図（ｉ）参照
ビット線用配線材としてＰＶＤ法によりＡＩを成長させ
２それをパターニングしてＡＩ配線９を形成し、その上
に保護膜１０としてＰＳＧ、ＳｉＮ等をＣＶＤ法により
成長させる。
２それをパターニングしてＡＩ配線９を形成し、その上
に保護膜１０としてＰＳＧ、ＳｉＮ等をＣＶＤ法により
成長させる。
かくして、導電体柱５．誘電体層６．導電体層７を蓄積
容量部とするＤＲＡＭが実現する。
容量部とするＤＲＡＭが実現する。
誘電体層６の材料は５ｉｎ２に替えてそれより誘電率の
高いＳｉＮを用いてもよい。
高いＳｉＮを用いてもよい。
なお、導電体層７は導電体柱５の上のみに誘電体層６を
介して形成すれば蓄積容量部としての機能を果たすこと
ができるが５表面の凹凸をなるべく小さくする目的で全
面に形成している。
介して形成すれば蓄積容量部としての機能を果たすこと
ができるが５表面の凹凸をなるべく小さくする目的で全
面に形成している。
以上説明したように９本発明によれば、トレンチ型で問
題となるリフレッシュ特性への悪影響のない、かつキャ
パシタ容量の大きいＤＲＡＭを提供することができる。
題となるリフレッシュ特性への悪影響のない、かつキャ
パシタ容量の大きいＤＲＡＭを提供することができる。
本発明はＤＲＡＭの高密度化に寄与するところが大きい
。
。
第１図は本発明の半導体装置の断面図
第２図（ａ）〜（ｉ）は実施例を説明するための工程順
断面図。 第３図はスタック型セルの断面図 第４図はトレンチ型セルの断面図 である。 図において。 ｌは半導体基板。 １ａは拡散層。 ２はゲート酸化膜。 ３はゲート電極。 ４は絶縁層であってＳｉＯ□ ５は導電体柱であってキャパシタ電極。 ５ａは埋込み層。 ６は誘電体層。 ７は導電体層であってキャパシタ電極。 ８は絶縁層であってＰＳＧ。 ９はＡＩ配線。 １０は保護層。 １１、１２．１４．１５はキャパシタ電極。 １３、１６はキャパシタ絶縁膜 慕 １ 図 更＃イ列Σ啄明１３たｈの１稈）ｌ頃断面図射２図（ブ
の１） 実務例！説明Ｔ：５月澱の工打順断面図案２配（’ｆｉ
ｔ’）２） Ｘり・ソフ型セルの断面図 佑３図 第４図
断面図。 第３図はスタック型セルの断面図 第４図はトレンチ型セルの断面図 である。 図において。 ｌは半導体基板。 １ａは拡散層。 ２はゲート酸化膜。 ３はゲート電極。 ４は絶縁層であってＳｉＯ□ ５は導電体柱であってキャパシタ電極。 ５ａは埋込み層。 ６は誘電体層。 ７は導電体層であってキャパシタ電極。 ８は絶縁層であってＰＳＧ。 ９はＡＩ配線。 １０は保護層。 １１、１２．１４．１５はキャパシタ電極。 １３、１６はキャパシタ絶縁膜 慕 １ 図 更＃イ列Σ啄明１３たｈの１稈）ｌ頃断面図射２図（ブ
の１） 実務例！説明Ｔ：５月澱の工打順断面図案２配（’ｆｉ
ｔ’）２） Ｘり・ソフ型セルの断面図 佑３図 第４図
Claims (1)
- 【特許請求の範囲】 〔１〕半導体基板（１）に下面を密着する導電体柱（５
）と、該導電体柱（５）の側面及び上面に密着する誘電
体層（６）と、該誘電体層（６）に密着する導電体層（
７）とを有し、 該導電体柱（５）と該誘電体層（６）と該導電体層（７
）は蓄積容量部をなすことを特徴とする半導体装置。 〔２〕半導体基板（１）上に絶縁層（４）を形成する工
程と、 該絶縁層（４）に該半導体基板（１）を露出するコンタ
クトホールを形成する工程と、 該コンタクトホールを導電体で埋込んだ後、前記絶縁層
（４）を選択的にエッチングして除去し、前記半導体基
板（１）上に突き出る導電体柱（５）を形成する工程と
、 該導電体柱（５）の側面及び上面に誘電体層（６）を形
成する工程と、 該誘電体層（６）上に導電体層（７）を形成する工程と
を有し、 該導電体柱（５）と該誘電体層（６）と該導電体層（７
）が蓄積容量部となることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217512A JPH0499372A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217512A JPH0499372A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499372A true JPH0499372A (ja) | 1992-03-31 |
Family
ID=16705394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217512A Pending JPH0499372A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003166A1 (de) * | 1999-06-29 | 2001-01-11 | Infineon Technologies Ag | Verfahren zur herstellung einer elektrode |
| US7579553B2 (en) * | 2000-07-27 | 2009-08-25 | Fujitsu Limited | Front-and-back electrically conductive substrate |
-
1990
- 1990-08-17 JP JP2217512A patent/JPH0499372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003166A1 (de) * | 1999-06-29 | 2001-01-11 | Infineon Technologies Ag | Verfahren zur herstellung einer elektrode |
| US7579553B2 (en) * | 2000-07-27 | 2009-08-25 | Fujitsu Limited | Front-and-back electrically conductive substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950006473B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JP2608363B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH01198065A (ja) | 半導体記憶装置 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| US6025227A (en) | Capacitor over bit line structure using a straight bit line shape | |
| JPH10313100A (ja) | Ｄｒａｍセル装置及びその製造方法 | |
| US5606189A (en) | Dynamic RAM trench capacitor device with contact strap | |
| JPH03109764A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0750772B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0499372A (ja) | 半導体装置及びその製造方法 | |
| JP3120462B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3149930B2 (ja) | 半導体装置およびその製造方法 | |
| US5879988A (en) | Capacitor of a DRAM cell and method of making same | |
| JP2715012B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6232240B1 (en) | Method for fabricating a capacitor | |
| JPH01265556A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3048417B2 (ja) | 半導体装置の製造方法 | |
| JPH03148860A (ja) | 半導体記憶装置およびその製造方法 | |
| US5750431A (en) | Method for fabricating a stacked capacitor | |
| JPH0223657A (ja) | 半導体メモリ素子 | |
| JP3004280B2 (ja) | 半導体メモリセル | |
| JP2969789B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS61289657A (ja) | 半導体記憶装置 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JPH05275649A (ja) | 半導体記憶装置 |