JPH03149640A - 二重領域メモリ制御器 - Google Patents
二重領域メモリ制御器Info
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- JPH03149640A JPH03149640A JP2213622A JP21362290A JPH03149640A JP H03149640 A JPH03149640 A JP H03149640A JP 2213622 A JP2213622 A JP 2213622A JP 21362290 A JP21362290 A JP 21362290A JP H03149640 A JPH03149640 A JP H03149640A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は商業的に市販されているマイクロプロセッサチ
ップのセットを組み込んだマイクロコンピュータシステ
ムで使用されるメモリ制御器に関する。
ップのセットを組み込んだマイクロコンピュータシステ
ムで使用されるメモリ制御器に関する。
（従来の技術）
非同期式メモリ制御器はマイクロプロセッサチップのセ
ットの演算速度に関して非同期的であるシステムのメモ
リにアクセスするために用いられる。メモリ制御器は通
常はシステムのメモリにデータを書込んだり該メモリか
らデータを読取ったげするための制御信号を発生するた
めのものである。
ットの演算速度に関して非同期的であるシステムのメモ
リにアクセスするために用いられる。メモリ制御器は通
常はシステムのメモリにデータを書込んだり該メモリか
らデータを読取ったげするための制御信号を発生するた
めのものである。
マイクロプロセッサ及びメモリチップのセットは急速に
発展しており、又は永久に発展し続けることが期待され
ている。さらに、マイクロプロセッサ及びメモリチップ
は異なる割合で発展しているので、マイクロプロセッサ
、メモリ及びそれらが通信を行うためのバスの動作性能
のパラメータ、特に演算速度の差が、発展の完成度に応
じて、拡張したり縮小したり、すなわち大きくなったり
小さくなったりする。さらに、次々と立ち現れる各種技
術を用いたマイクロコンピュータチップのセットの動作
性能もまた異なる割合で発展している。
発展しており、又は永久に発展し続けることが期待され
ている。さらに、マイクロプロセッサ及びメモリチップ
は異なる割合で発展しているので、マイクロプロセッサ
、メモリ及びそれらが通信を行うためのバスの動作性能
のパラメータ、特に演算速度の差が、発展の完成度に応
じて、拡張したり縮小したり、すなわち大きくなったり
小さくなったりする。さらに、次々と立ち現れる各種技
術を用いたマイクロコンピュータチップのセットの動作
性能もまた異なる割合で発展している。
今日のマイクロコンピュータ製造業者は、生産するシス
テムの設計及び構造にわたって制御を行う一方で、通常
は、新しいマイクロコンピュータやメモリ装置を始め、
アドオンされる周辺機器、付属品及び他の製造業者によ
り製造されたメモリオプションなどと、自分のシステム
との互換性を確保するために必要なパラメータを予測す
る必要がある。マイクロプロセッサやメモリ装置の動作
性能やインタフェースの特徴は同じ装置でも公開時期に
応じてしばしば異なるものであるし、同様に、周辺機器
、付属品及びメモリオプションなどもこれらの装置の製
造業者の間で相違している。
テムの設計及び構造にわたって制御を行う一方で、通常
は、新しいマイクロコンピュータやメモリ装置を始め、
アドオンされる周辺機器、付属品及び他の製造業者によ
り製造されたメモリオプションなどと、自分のシステム
との互換性を確保するために必要なパラメータを予測す
る必要がある。マイクロプロセッサやメモリ装置の動作
性能やインタフェースの特徴は同じ装置でも公開時期に
応じてしばしば異なるものであるし、同様に、周辺機器
、付属品及びメモリオプションなどもこれらの装置の製
造業者の間で相違している。
周辺装置の動作性能は、しばしば、マイクロコンピュー
タシステム設計の変化に適応するべく、最適の動作性能
よりも低く設計、すなわち「逆調整（ｄｅｔｕｎｅ）
Ｊされるのに対して、マイクロプロセッサチップ及びメ
モリ装置は通常は逆調整されることはない。従って、高
い動作性能のマイクロコンピュータを製造する製造業者
は、システムに接続される最大数の装置との互換性を有
するシステムを製造するために、周辺機器や付属品やい
くつかのメモリオプションの異なった、むしろ劣った動
作性能を相当許容している。さらに、マイクロプロセッ
サの製造業者はマイクロプロセッサチップのセット及び
メモリ装置の改良及びモデルチェンジを予測してお（必
要がある。マイクロプロセッサ製造業者がかかる改良を
予測していない場合には、業者の製品が通用する全市場
よりも小さくシステムの市場性が限定されてしまうであ
ろう。
タシステム設計の変化に適応するべく、最適の動作性能
よりも低く設計、すなわち「逆調整（ｄｅｔｕｎｅ）
Ｊされるのに対して、マイクロプロセッサチップ及びメ
モリ装置は通常は逆調整されることはない。従って、高
い動作性能のマイクロコンピュータを製造する製造業者
は、システムに接続される最大数の装置との互換性を有
するシステムを製造するために、周辺機器や付属品やい
くつかのメモリオプションの異なった、むしろ劣った動
作性能を相当許容している。さらに、マイクロプロセッ
サの製造業者はマイクロプロセッサチップのセット及び
メモリ装置の改良及びモデルチェンジを予測してお（必
要がある。マイクロプロセッサ製造業者がかかる改良を
予測していない場合には、業者の製品が通用する全市場
よりも小さくシステムの市場性が限定されてしまうであ
ろう。
完成したマイクロコンピュータはしばしばデスクトップ
型機器への応用を致したちのであるが、かかるコンピュ
ータは、中央処理装置（以下では、「ＣＰＵ」、「プロ
セッサ」又は［マイクロプロセッサＪと称する。）と、
数学的［コプロセッサＪ 、ＤＭＡ機能、メモリ、種々
−のシステムポート、及びビデオ、キーボード
、フロッピーディスク、直列及び並列ポート、ＳＣＳＩ
装置、マウスなどに対するインタフェースのようなサブ
システムを含んでいる。
型機器への応用を致したちのであるが、かかるコンピュ
ータは、中央処理装置（以下では、「ＣＰＵ」、「プロ
セッサ」又は［マイクロプロセッサＪと称する。）と、
数学的［コプロセッサＪ 、ＤＭＡ機能、メモリ、種々
−のシステムポート、及びビデオ、キーボード
、フロッピーディスク、直列及び並列ポート、ＳＣＳＩ
装置、マウスなどに対するインタフェースのようなサブ
システムを含んでいる。
マイクロコンピュータはシステム内のサブシステムアド
レス、データ及び制御信号を処理することで機能してい
る。システムのメモリに流れ込んだりメモリから流れ出
したりする制御データは、通常はプロセッサ、主システ
ムメモリ及びバスの間のデータ流れとタイミングとを制
御す２メモリ制御器によって供給される。
レス、データ及び制御信号を処理することで機能してい
る。システムのメモリに流れ込んだりメモリから流れ出
したりする制御データは、通常はプロセッサ、主システ
ムメモリ及びバスの間のデータ流れとタイミングとを制
御す２メモリ制御器によって供給される。
高速のマイクロプロセッサ及びメモリ装置がマイクロコ
ンピュータシステムの設計者に利用されるにつれて、改
良された動作性能はシステムの他の構成要素によって制
限されてきた。例えば、特にマイクロプロセッサ及びメ
モリ装置の相対的動作は異なる割合で変化に次ぐ変化を
遂げてきたので、メモリ制御技法の速度をマイクロプロ
セッサ及びメモリ装置の速度の向上に比例して向上させ
ることはできなかった。
ンピュータシステムの設計者に利用されるにつれて、改
良された動作性能はシステムの他の構成要素によって制
限されてきた。例えば、特にマイクロプロセッサ及びメ
モリ装置の相対的動作は異なる割合で変化に次ぐ変化を
遂げてきたので、メモリ制御技法の速度をマイクロプロ
セッサ及びメモリ装置の速度の向上に比例して向上させ
ることはできなかった。
メモリ５１ｗ器が現在市販されている高速のマイクロプ
ロセッサ及びメモリ装置を利用して単に高遠に駆動され
た場合には、あるメモリ装置は異なるシステムにおいて
異なる方法で故障を生じ始めるであろう。メモリ制御器
がマイクロプロセッサとのペースを守りながら高速に駆
動されればされるほど、メモリ装置が故障を生じたり生
じ始めたりする頻度が高くなる。故障の形態には、デー
タの損失やアドレス及び制御信号の損失が含まれる。従
って、例えば２０又は２５ＭＨｚの高速のマイクロプロ
セッサ、低速のメモリ装置、及びさらに遅い、例えば８
ＭＨｚで動作する入力／出力（Ｉｌｏ）バスが組み込ま
れたマイクロコンピュータシステムが非常に好ましい。
ロセッサ及びメモリ装置を利用して単に高遠に駆動され
た場合には、あるメモリ装置は異なるシステムにおいて
異なる方法で故障を生じ始めるであろう。メモリ制御器
がマイクロプロセッサとのペースを守りながら高速に駆
動されればされるほど、メモリ装置が故障を生じたり生
じ始めたりする頻度が高くなる。故障の形態には、デー
タの損失やアドレス及び制御信号の損失が含まれる。従
って、例えば２０又は２５ＭＨｚの高速のマイクロプロ
セッサ、低速のメモリ装置、及びさらに遅い、例えば８
ＭＨｚで動作する入力／出力（Ｉｌｏ）バスが組み込ま
れたマイクロコンピュータシステムが非常に好ましい。
ダイナミックＲＡＭ （ＤＲＡＭ）装置のようなメモリ
構成要素の発展は通常はプロセッサ技術の発展と歩調を
合わせているのに対して、これらの装置の制御論理はし
ばしばそうではない。
構成要素の発展は通常はプロセッサ技術の発展と歩調を
合わせているのに対して、これらの装置の制御論理はし
ばしばそうではない。
かかる論理の機能及び技術はマイクロコンピュータシス
テムの速度全体に対する制限でもある。
テムの速度全体に対する制限でもある。
例えば、プロセッサがメモリにアクセスするためには、
マイクロプロセッサからのアクセス要求信号に応答して
順に発生されるバス制御器ストローブ信号に応答してア
クセス信号が発生すれる必要がある。バッファリング及
びゲート遅れから生じるバス及びメモリ制御に関連する
付加的オーバーヘッドはこれらの信号を発生することを
要求される。このように、システムのメモリ制御に必要
なことは明らかに、プロセッサとシステムメモリの間の
高い頻度の対話に耐えられることではなく、一方では進
展するマイクロプロセッサ技術の速度から、他方では従
来の又は現状のバス／バス制御器技術から離れることな
のである。
マイクロプロセッサからのアクセス要求信号に応答して
順に発生されるバス制御器ストローブ信号に応答してア
クセス信号が発生すれる必要がある。バッファリング及
びゲート遅れから生じるバス及びメモリ制御に関連する
付加的オーバーヘッドはこれらの信号を発生することを
要求される。このように、システムのメモリ制御に必要
なことは明らかに、プロセッサとシステムメモリの間の
高い頻度の対話に耐えられることではなく、一方では進
展するマイクロプロセッサ技術の速度から、他方では従
来の又は現状のバス／バス制御器技術から離れることな
のである。
（発明が解決しようとする課題）
マイクロプロセッササブシステムの演算速度は、同期的
であるにしろないにしろ１又は２以上のクロック又はタ
イミング信号により支配される。従来は、かかるクロッ
ク信号は同期されていない２以上のソースから通常は引
き出されていた。従って、マイクロプロセッサ及びメモ
リの同期化動作が要求される場合には、制御、ゲーティ
ング、及びハンドシェーク信号のタイミングの許容差は
クロック信号源の不正確な共動作を十分に許容する程度
に和らげられる必要があった。８ＭＨｚで動作するマイ
クロコンピュータの場合には、動作性能は許容範囲であ
り、合理的な信頼性を有している。
であるにしろないにしろ１又は２以上のクロック又はタ
イミング信号により支配される。従来は、かかるクロッ
ク信号は同期されていない２以上のソースから通常は引
き出されていた。従って、マイクロプロセッサ及びメモ
リの同期化動作が要求される場合には、制御、ゲーティ
ング、及びハンドシェーク信号のタイミングの許容差は
クロック信号源の不正確な共動作を十分に許容する程度
に和らげられる必要があった。８ＭＨｚで動作するマイ
クロコンピュータの場合には、動作性能は許容範囲であ
り、合理的な信頼性を有している。
しかしながら、動作速度が増加するにつれて、臨界シス
テムのタイミングパラメータは、マルチソースクロック
信号で信頼性を持って達成できるよりも実質的に高い精
度でなければならない。このように、２０ＭＨｚ以上で
動作する場合には、一つのソースから発生されるクロッ
ク信号はクロック及び制御信号のスキューを締め出し、
信頼性のある高速動作を確保することが必要となる。
テムのタイミングパラメータは、マルチソースクロック
信号で信頼性を持って達成できるよりも実質的に高い精
度でなければならない。このように、２０ＭＨｚ以上で
動作する場合には、一つのソースから発生されるクロッ
ク信号はクロック及び制御信号のスキューを締め出し、
信頼性のある高速動作を確保することが必要となる。
（課題を解決するための手段）一
本発明に基づくシステムのメモリ制御は、設計者が選択
したマイクロプロセッサとインタフェースするための同
期式制御器と、ＩＢＭ社製のマイクロチャネルアーキテ
クチャ（ＭＣＡ）のような現在通用している入力／出力
（Ｉｌｏ）バスと直接インタフェースするための非同期
式制御器とを含んでいる。このように、本発明の制御器
、すなわち高速マイクロプロセッサ又はマイクロコンピ
ュータ内のバス連結装置により、多くの製造業者から供
給されている８０ナノ秒のダイナミックＲＡＭへアクセ
スすることで、強化された動作性能を有するバスタイミ
ング装置が促進される。本発明に基づくシステムメモリ
制御の分割により、マイクロプロセッサ及びダイナミッ
クＲＡＭの技術の発展が期待され、かかる技術の発展は
ＭＣＡの速度やその他の従来型バス技術の展開ペース又
は性質により妨害 を受けることもない。マイクロプロ
セッサ又はシステムメモリの動作性能に影響を与えずに
、すなわち逆調整することなく、バス連結装置によりメ
モリにアクセスするための非同期式メモリ制御器技法を
備えることが好ましい。
したマイクロプロセッサとインタフェースするための同
期式制御器と、ＩＢＭ社製のマイクロチャネルアーキテ
クチャ（ＭＣＡ）のような現在通用している入力／出力
（Ｉｌｏ）バスと直接インタフェースするための非同期
式制御器とを含んでいる。このように、本発明の制御器
、すなわち高速マイクロプロセッサ又はマイクロコンピ
ュータ内のバス連結装置により、多くの製造業者から供
給されている８０ナノ秒のダイナミックＲＡＭへアクセ
スすることで、強化された動作性能を有するバスタイミ
ング装置が促進される。本発明に基づくシステムメモリ
制御の分割により、マイクロプロセッサ及びダイナミッ
クＲＡＭの技術の発展が期待され、かかる技術の発展は
ＭＣＡの速度やその他の従来型バス技術の展開ペース又
は性質により妨害 を受けることもない。マイクロプロ
セッサ又はシステムメモリの動作性能に影響を与えずに
、すなわち逆調整することなく、バス連結装置によりメ
モリにアクセスするための非同期式メモリ制御器技法を
備えることが好ましい。
本発明の非同期式制御装置は、主１１０バスからの制御
信号に応答して、マイクロコンピュータのシステムメモ
リに非同期式にアクセスするバス連結装置を備えている
。同期式メモリ制御器は、マイクロプロセッサからの指
令信号に応答してシステムメモリにマイクロプロセッサ
がアクセスすることを可能にするためのものであること
は周知である。本発明は、高性能マイクロプロセッサに
より要求される速度とは異なる速度で主１１０バスに連
結された装置及びサブシステムに関するメモリに別々に
アクセスすることにより、マイクロコンピュータシステ
ムの全体の動作性能を補強するために用いられる。
信号に応答して、マイクロコンピュータのシステムメモ
リに非同期式にアクセスするバス連結装置を備えている
。同期式メモリ制御器は、マイクロプロセッサからの指
令信号に応答してシステムメモリにマイクロプロセッサ
がアクセスすることを可能にするためのものであること
は周知である。本発明は、高性能マイクロプロセッサに
より要求される速度とは異なる速度で主１１０バスに連
結された装置及びサブシステムに関するメモリに別々に
アクセスすることにより、マイクロコンピュータシステ
ムの全体の動作性能を補強するために用いられる。
このように、本発明による制御装置により、同期式メモ
リ制御器を介して装置に連結されるＩｌｏバスによるシ
ステムメモリへの及びからのアクセスに先立って必要な
、バッファリングや、制御信号調整や、その他の付加的
なオーバーヘッドが不要になる。同期領域と非同期領域
の境界上の不安定問題も解消される。
リ制御器を介して装置に連結されるＩｌｏバスによるシ
ステムメモリへの及びからのアクセスに先立って必要な
、バッファリングや、制御信号調整や、その他の付加的
なオーバーヘッドが不要になる。同期領域と非同期領域
の境界上の不安定問題も解消される。
（実施例）
第１図を参照するに、本発明によれば、メモリ制御シス
テムｌＯは同期式制御装置１２及び非同期式制御装置１
４を含んでいる。制御装置１２及び１４はそれぞれ行及
び列のアドレス信号（それぞれＲＡＳ及びＣＡＳ）、並
びにダイナミックＲＡＭ１６にアクセスするための書き
込みイネーブル信号（ＷＥＮ）を発生する。ＲＡＳ及び
ＣＡＳ信号の指示は、ここに説明される他の信号と同様
に、ＲＡＳＮ及びＣＡＳＮのように添え字Ｎを含むもの
とする。かかる指示は単にかかる信号が低電圧又は負極
性で能動化されることを示すために用いられる。
テムｌＯは同期式制御装置１２及び非同期式制御装置１
４を含んでいる。制御装置１２及び１４はそれぞれ行及
び列のアドレス信号（それぞれＲＡＳ及びＣＡＳ）、並
びにダイナミックＲＡＭ１６にアクセスするための書き
込みイネーブル信号（ＷＥＮ）を発生する。ＲＡＳ及び
ＣＡＳ信号の指示は、ここに説明される他の信号と同様
に、ＲＡＳＮ及びＣＡＳＮのように添え字Ｎを含むもの
とする。かかる指示は単にかかる信号が低電圧又は負極
性で能動化されることを示すために用いられる。
同期式制御装置１２は、Ｇ２インコ−ボレーチー ラド
により製造販売されている同期式ＧＣ１８２メモリ制御
器のような、マイクロプロセッサからの指令に応答して
ＲＡＳ、ＣＡＳ及びＷＥＮを発生するために好適な市販
されているいかなるメモリ制御器であっても構わない。
により製造販売されている同期式ＧＣ１８２メモリ制御
器のような、マイクロプロセッサからの指令に応答して
ＲＡＳ、ＣＡＳ及びＷＥＮを発生するために好適な市販
されているいかなるメモリ制御器であっても構わない。
ダイナミックＲＡＭ１６は、好ましくは、同期式制御装
置１２により発生されたＲＡＳ、ＣＡＳ及びＷＥＮ信号
を受信するに好適な高速の動作性能を備えた、市販のダ
イナミックＲＡＭ装置である。
置１２により発生されたＲＡＳ、ＣＡＳ及びＷＥＮ信号
を受信するに好適な高速の動作性能を備えた、市販のダ
イナミックＲＡＭ装置である。
かかるダイナミックＲＡＭ装置としては、日立や富士通
により製造されているＨ Ｍ５１１０００３やＭＢ８１
Ｃ１０００８０ＮＳなどがある。
により製造されているＨ Ｍ５１１０００３やＭＢ８１
Ｃ１０００８０ＮＳなどがある。
非同期式制御Ｈａ１４は、それぞれ、主１１０バスから
の制御信号に応答して、ＲＡＳ、ＣＡＳ及びＷＥＮ信号
（第３図に３１．３２．３３として示されている。）を
発生する。本発明の好適な実施例においては、非同期式
制御装置１４は、ここに参考として言及するＩＢＭのパ
ーソナルシステム７２マイクロコンピュータ用のテクニ
カルリファレンスに記述されているＭＣＡバスにインタ
フェースされ発生された制御信号を受信するべく設計さ
れている。
の制御信号に応答して、ＲＡＳ、ＣＡＳ及びＷＥＮ信号
（第３図に３１．３２．３３として示されている。）を
発生する。本発明の好適な実施例においては、非同期式
制御装置１４は、ここに参考として言及するＩＢＭのパ
ーソナルシステム７２マイクロコンピュータ用のテクニ
カルリファレンスに記述されているＭＣＡバスにインタ
フェースされ発生された制御信号を受信するべく設計さ
れている。
同期式制御装置１２及び非同期式制御装置１４は共にＰ
ＥＮＡＮ信号により可能化される。ＰＥＮＡＮは同期式
制御装置１２が可能化されている場合には、低状態（す
なわち、負状態）であり、非同期式制御装置１４が可能
化されている場合には、高状態（すなわち、正状態）で
ある。このように、二つの制御器が同時に可能化される
ことはない。
ＥＮＡＮ信号により可能化される。ＰＥＮＡＮは同期式
制御装置１２が可能化されている場合には、低状態（す
なわち、負状態）であり、非同期式制御装置１４が可能
化されている場合には、高状態（すなわち、正状態）で
ある。このように、二つの制御器が同時に可能化される
ことはない。
ＰＥＮＡＮ信号の状態はマイクロプロセッサにより決定
される。インテル社製の８０３８６マイクロプロセッサ
チップを使用した場合には、ＰＥＮＡＮは、マイクロプ
ロセッサのホールド要求信号に応答してマイクロプロセ
ッサにより発生されるＨＯＬＤＡＣＫ信号から引き出さ
れる。このように、マイクロプロセッサがＭＣＡバスを
制御する場合に、同期式制御装置がダイナミックＲＡＭ
１６にアクセスするために用いられる。逆に、マイクロ
プロセッサがＭＣＡバスの制御をしない場合には、非同
期式制御装置１４がダイナミックＲＡＭ１Ｇにアクセス
するために用いられる。
される。インテル社製の８０３８６マイクロプロセッサ
チップを使用した場合には、ＰＥＮＡＮは、マイクロプ
ロセッサのホールド要求信号に応答してマイクロプロセ
ッサにより発生されるＨＯＬＤＡＣＫ信号から引き出さ
れる。このように、マイクロプロセッサがＭＣＡバスを
制御する場合に、同期式制御装置がダイナミックＲＡＭ
１６にアクセスするために用いられる。逆に、マイクロ
プロセッサがＭＣＡバスの制御をしない場合には、非同
期式制御装置１４がダイナミックＲＡＭ１Ｇにアクセス
するために用いられる。
同期式制御装置１２は典型的には、２５ないし３３ＭＨ
ｚで動作し、ゼロ待機状態と４０ナノ秒の時間周期を有
する高速制御器である。対称的に、非同期式制御装置１
４は、２００ナノ秒のメモリ時間周期で動作する低速の
システムである。インバータ１７により、非同期式制御
装置１４が同期式制御装置ｊ１２が可能化されれている
間に決して可能化されないように保証される。
ｚで動作し、ゼロ待機状態と４０ナノ秒の時間周期を有
する高速制御器である。対称的に、非同期式制御装置１
４は、２００ナノ秒のメモリ時間周期で動作する低速の
システムである。インバータ１７により、非同期式制御
装置１４が同期式制御装置ｊ１２が可能化されれている
間に決して可能化されないように保証される。
第２図を参照するに、非同期式制御装置１４はゲートＭ
１００〜Ｍ１０２、Ｍ１０５〜Ｍ１１２及びフリップフ
ロ・↓プＭ１０３〜Ｍ１０４を含んでいる。非同期式制
御装置１４は、明細書中に記載されているように、ＭＣ
Ａ信号ＣＭＤ、リフレッシュ、ＣＲＡＭＣＳ、ＳＯ及び
Ｓｔ、ＤＥＬＣＭＤＮ並びにＣＡＤＬの論路敵組合わせ
に応答してＲＡＳ、ＣＡＳ及びＷＥＮ信号を発生する。
１００〜Ｍ１０２、Ｍ１０５〜Ｍ１１２及びフリップフ
ロ・↓プＭ１０３〜Ｍ１０４を含んでいる。非同期式制
御装置１４は、明細書中に記載されているように、ＭＣ
Ａ信号ＣＭＤ、リフレッシュ、ＣＲＡＭＣＳ、ＳＯ及び
Ｓｔ、ＤＥＬＣＭＤＮ並びにＣＡＤＬの論路敵組合わせ
に応答してＲＡＳ、ＣＡＳ及びＷＥＮ信号を発生する。
ＤＥＬＣＭＤはＭＣＡ信号ＣＭＤの遅らされたバージョ
ンであり、ＣＲＡＭＣＳｊｉメモリアクセスを指示する
ＭＣＡからのアドレス及び状態復号信号である。
ンであり、ＣＲＡＭＣＳｊｉメモリアクセスを指示する
ＭＣＡからのアドレス及び状態復号信号である。
第２図を参照するに、非同期式制御装置１４は、ＷＥＮ
＝ＳＯＮＮＡＮＤ ＳＩＮ の関係式に従いＳＯＮ及びＳＩＮに応答して、ＷＥＮ信
号３３を発生する。ここで、ＳＯＮ”はＳＯＮの補数で
ある。ＳＯＮ及びＳＩＮ信号は、ＣＭＤＮ信号が刻時ラ
ッチＭ１０３及びＭ２Ｏ３を介して活性化、すなわち低
状態になることにより刻時される。
＝ＳＯＮＮＡＮＤ ＳＩＮ の関係式に従いＳＯＮ及びＳＩＮに応答して、ＷＥＮ信
号３３を発生する。ここで、ＳＯＮ”はＳＯＮの補数で
ある。ＳＯＮ及びＳＩＮ信号は、ＣＭＤＮ信号が刻時ラ
ッチＭ１０３及びＭ２Ｏ３を介して活性化、すなわち低
状態になることにより刻時される。
第２図及び第３図を参照するに、非同期式制御装置１４
はＣＡＤＬＮ又はＲＥＦＲＥＳＨＮ信号の活性化に応答
してＲＡＳＮ信号３１を発生する。ＲＡＳＮは、ＯＲゲ
ー）ＭｉｌｌがＤＥＬＣＭＤＮの活性化（すなわち低状
態）に応答して解放するまで活性化しており、それから
非活性化（すなわち高状態）になる。
はＣＡＤＬＮ又はＲＥＦＲＥＳＨＮ信号の活性化に応答
してＲＡＳＮ信号３１を発生する。ＲＡＳＮは、ＯＲゲ
ー）ＭｉｌｌがＤＥＬＣＭＤＮの活性化（すなわち低状
態）に応答して解放するまで活性化しており、それから
非活性化（すなわち高状態）になる。
ＣＡＳＪ信号は、
の関係式に従い、いくつかの別のＭＣＡ信号に応答して
ＣＭＤＮが活性化された場合に、４人力ＮＡＮＤゲート
ＭＩＯＩにより発生される。ここでＣＭＤＮ”はＣＭＤ
Ｎの補数である。関数［ＳＯＮ ＸＯＲＳＩＮ］４；
ｔＸＯＲゲートＭＩＯ２により発生され、ＣＭＤＮ は
インバータＭ１００により発生される。
ＣＭＤＮが活性化された場合に、４人力ＮＡＮＤゲート
ＭＩＯＩにより発生される。ここでＣＭＤＮ”はＣＭＤ
Ｎの補数である。関数［ＳＯＮ ＸＯＲＳＩＮ］４；
ｔＸＯＲゲートＭＩＯ２により発生され、ＣＭＤＮ は
インバータＭ１００により発生される。
第１図に示すように、好適な実施例においては、非同期
式制御装置１４の出力ポートは、ダイナミックＲＡＭ１
６の入力ポートにおいて、同期式制御装置１２の出力ポ
ートと接続されている。
式制御装置１４の出力ポートは、ダイナミックＲＡＭ１
６の入力ポートにおいて、同期式制御装置１２の出力ポ
ートと接続されている。
同様に、非同期式制御装置１４のＷＥＮ信号ポートは、
ダイナミックＲＡＭ１６の書き込み可能化ポートで同期
式制御装置１２のＷＥＮ信号ポートに接続されている。
ダイナミックＲＡＭ１６の書き込み可能化ポートで同期
式制御装置１２のＷＥＮ信号ポートに接続されている。
この構成は、非同期式制御装Ｗ１４のＢｉＣＭＯＳ要素
により発生されるトライステート信号により促進される
。
により発生されるトライステート信号により促進される
。
（発明の効果）
以上のように、本発明によれば、非同期式制御装置が主
１１０バスからの制御信号に応答してマイクロコンピュ
ータのシステムメモリに非同期式にアクセスするバス連
結装置を備えており、同期式メモリ制御器がマイクロプ
ロセッサからの指令信号に応答してシステムメモリにマ
イクロプロセッサがアクセスする手段を備えているので
、高性能マイクロプロセッサにより要求される速度とは
異なる速度で主１１０バスに連結された装置及びサブシ
ステム用のメモリに別々にアクセスすることが可能にな
り、マイクロコンピュータシステムの全体の動作性能を
補強すること可能である。このように、本発明による制
御装置により、同期式メモリ制御器を介して装置に連結
されるＩｌｏバスによるシステムメモリへの／からのア
クセスに先立って必要な、バッフフリングや、制御信号
調整や、その他の付加的なオーバーヘッドが不要になる
。また、同期領域と非同期領域の境界上の不安定問題も
解消される。
１１０バスからの制御信号に応答してマイクロコンピュ
ータのシステムメモリに非同期式にアクセスするバス連
結装置を備えており、同期式メモリ制御器がマイクロプ
ロセッサからの指令信号に応答してシステムメモリにマ
イクロプロセッサがアクセスする手段を備えているので
、高性能マイクロプロセッサにより要求される速度とは
異なる速度で主１１０バスに連結された装置及びサブシ
ステム用のメモリに別々にアクセスすることが可能にな
り、マイクロコンピュータシステムの全体の動作性能を
補強すること可能である。このように、本発明による制
御装置により、同期式メモリ制御器を介して装置に連結
されるＩｌｏバスによるシステムメモリへの／からのア
クセスに先立って必要な、バッフフリングや、制御信号
調整や、その他の付加的なオーバーヘッドが不要になる
。また、同期領域と非同期領域の境界上の不安定問題も
解消される。
第１図は、本発明の原理に基づいて構成された非同期式
メモリ制御装置を用いたメモリ制御システムのブロック
図であり、 第２図は、第１図のメモリ制御システムによ−り用いら
れた非同期式メモリ制御装置のブロック図であり、 第３図は、第１図及び第２図の非同期式メモリ制御装置
により発生された制御信号のタイミング図である。 − ｌＯ・・・メモリ制御システム、 １２−・・同期式制御装置、 １４・・・非同期式制御装置、 １６・・・ダイナミックＲＡＭ。 １フー・・インバータ、 ｒ ｍ １１ ＋１１１ Ｌ Ｊ＼ 口Ｃ，１
メモリ制御装置を用いたメモリ制御システムのブロック
図であり、 第２図は、第１図のメモリ制御システムによ−り用いら
れた非同期式メモリ制御装置のブロック図であり、 第３図は、第１図及び第２図の非同期式メモリ制御装置
により発生された制御信号のタイミング図である。 − ｌＯ・・・メモリ制御システム、 １２−・・同期式制御装置、 １４・・・非同期式制御装置、 １６・・・ダイナミックＲＡＭ。 １フー・・インバータ、 ｒ ｍ １１ ＋１１１ Ｌ Ｊ＼ 口Ｃ，１
Claims (1)
- 【特許請求の範囲】 １ マイクロプロセッサ及びバス制御信号を有するバス
とを備えたマイクロコンピュータシステムにおいて、 メモリ制御システムが、 前記マイクロプロセッサからの指令信号に応答して同期
式メモリアドレス信号と制御ストローブとを発生するす
るべく前記マイクロプロセッサに接続された同期式制御
手段（１２）と、 バス制御信号に応答して非同期式メモリアドレス信号と
制御ストローブとを発生する非同期式制御手段（１４）
と、 前記マイクロプロセッサからの指令信号（ＰＥＮＡＮ）
に応答して、前記同期式制御手段（１２）と前記非同期
式制御手段（１４）を可能化するべく前記マイクロプロ
セッサ、同期式制御手段（１２）及び非同期式制御手段
（１４）に接続された論理手段（１７）とを含むことを
特徴とする、二重領域メモリ制御器。 ２ 前記論理手段（１７）が、前記同期式制御手段（１
２）と前記非同期式制御手段（１４）とを同時に可能化
することがないことを特徴とする、請求項１に記載のメ
モリ制御システム。 ３ マイクロコンピュータシステム内でバス制御信号を
有するバスに接続された装置にアクセスするための同期
式アドレス信号を発生するための装置であって、 第一のアドレス信号を発生するための第一の論理手段（
１２）と、 第二のアドレス信号を発生するべく前記第一の論理手段
に接続された第二の論理手段（１４）と、 制御信号を発生するべく前記第一及び第二の論理手段に
接続された代参の論理手段と、さらに、 前記第一及び第二のアドレス信号並びに前記第一の制御
信号が前記バス制御信号にのみ応答して発生されること
から成ることを特徴とする装置。 ４ 前記第一のアドレス信号が第一の複数のバス制御信
号のうちの一つが可能化された場合に発生され、第二の
複数のバス制御信号の内の第一の信号が可能化された場
合に不活性化されることを特徴とする、請求項３に記載
の装置。 ５ 前記第二のアドレス信号が、前記第二の複数のバス
制御信号が、 ＣＡＳＮ＝［［ＳＯＮＸＯＲＳＩＮ］ ＊ＣＲＡＭＣＳ＊ＲＥＦＲＥＳＨＮ ＊ＣＭＤＮ′］′ の関係式（但し、ＣＡＳＮは前記第二のアドレス信号を
表す）に従い前記第二の複数のバス制御信号の他の信号
の存在により活性化された場合に、発生されることを特
徴とする、請求項４に記載の装置。 ６ 前記第二の複数のバス制御信号の内の前記第一の信
号が、所定時間遅らされた前記第二の複数のバス制御信
号の内の前記第二の信号と同じであることを特徴とする
、請求項５に記載の装置。 ７ 前記制御信号が、 ＷＥＮ＝ＳＯＮ′ＮＡＮＤＳＩＮ の関係式（但し、ＷＥＮは前記制御信号を表す）に従い
発生されることを特徴とする、請求項３に記載の装置。 ８ マイクロプロセッサ及びバス制御信号を有するバス
とを備えたマイクロコンピュータシステム内でメモリシ
ステムへの／からのアクセスを制御するための方法であ
って、 前記マイクロコンピュータからの指令信号に応答して同
期式メモリアドレス信号と制御ストローブとを発生し、 バス制御信号に応答して非同期式メモリアドレス信号と
制御ストローブとを発生し、 前記マイクロプロセッサからの指令信号に応答して同期
式制御手段（１２）と非同期式制御手段（１４）とを可
能化する各段階からなることを特徴とする方法。 ９ 前記同期式制御手段（１２）と前記非同期式制御手
段（１４）とを可能化する段階がかかる可能化が両手段
に同時に発生しないようにされていることを特徴とする
、請求項８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/392,705 US5187779A (en) | 1989-08-11 | 1989-08-11 | Memory controller with synchronous processor bus and asynchronous i/o bus interfaces |
| US392705 | 1989-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03149640A true JPH03149640A (ja) | 1991-06-26 |
| JP3142861B2 JP3142861B2 (ja) | 2001-03-07 |
Family
ID=23551681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02213622A Expired - Lifetime JP3142861B2 (ja) | 1989-08-11 | 1990-08-10 | 二重領域メモリ制御器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5187779A (ja) |
| EP (1) | EP0422967B1 (ja) |
| JP (1) | JP3142861B2 (ja) |
| KR (1) | KR0156920B1 (ja) |
| CN (1) | CN1049420A (ja) |
| CA (1) | CA2020456A1 (ja) |
| DE (1) | DE69030636T2 (ja) |
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|---|---|---|---|---|
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| US5576554A (en) * | 1991-11-05 | 1996-11-19 | Monolithic System Technology, Inc. | Wafer-scale integrated circuit interconnect structure architecture |
| US5831467A (en) * | 1991-11-05 | 1998-11-03 | Monolithic System Technology, Inc. | Termination circuit with power-down mode for use in circuit module architecture |
| US5498990A (en) * | 1991-11-05 | 1996-03-12 | Monolithic System Technology, Inc. | Reduced CMOS-swing clamping circuit for bus lines |
| DE69226150T2 (de) * | 1991-11-05 | 1999-02-18 | Hsu Fu Chieh | Redundanzarchitektur für Schaltungsmodul |
| JPH05324546A (ja) * | 1992-05-18 | 1993-12-07 | Canon Inc | 情報処理システム |
| WO1994003901A1 (en) | 1992-08-10 | 1994-02-17 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
| FR2699705B1 (fr) * | 1992-12-22 | 1995-01-13 | Cit Alcatel | Agencement d'accès d'un microprocesseur à des éléments de circuit d'un composant. |
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| US5655113A (en) | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
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| US5613162A (en) * | 1995-01-04 | 1997-03-18 | Ast Research, Inc. | Method and apparatus for performing efficient direct memory access data transfers |
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| JP4114749B2 (ja) * | 2003-11-07 | 2008-07-09 | ローム株式会社 | メモリ制御装置および電子装置 |
| EP2079739A2 (en) * | 2006-10-04 | 2009-07-22 | Pfizer Products Inc. | Pyrido[4,3-d]pyrimidin-4(3h)-one derivatives as calcium receptor antagonists |
| US7944773B2 (en) * | 2008-04-30 | 2011-05-17 | Micron Technology, Inc. | Synchronous command-based write recovery time auto-precharge control |
| US8488697B2 (en) * | 2011-05-06 | 2013-07-16 | Northrop Grumman Systems Corporation | Universal timing recovery circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4573118A (en) * | 1983-03-31 | 1986-02-25 | Fairchild Camera & Instrument Corporation | Microprocessor with branch control |
| US4604689A (en) * | 1983-04-15 | 1986-08-05 | Convergent Technologies, Inc. | Bus repeater |
| US4615017A (en) * | 1983-09-19 | 1986-09-30 | International Business Machines Corporation | Memory controller with synchronous or asynchronous interface |
| JPS6364144A (ja) * | 1986-09-04 | 1988-03-22 | Hitachi Ltd | 記憶装置間デ−タ転送方式 |
-
1989
- 1989-08-11 US US07/392,705 patent/US5187779A/en not_active Expired - Lifetime
-
1990
- 1990-07-04 CA CA002020456A patent/CA2020456A1/en not_active Abandoned
- 1990-08-02 DE DE69030636T patent/DE69030636T2/de not_active Expired - Lifetime
- 1990-08-02 EP EP90402208A patent/EP0422967B1/en not_active Expired - Lifetime
- 1990-08-10 KR KR1019900012287A patent/KR0156920B1/ko not_active Expired - Lifetime
- 1990-08-10 JP JP02213622A patent/JP3142861B2/ja not_active Expired - Lifetime
- 1990-08-11 CN CN90106922A patent/CN1049420A/zh active Pending
Also Published As
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|---|---|
| KR0156920B1 (ko) | 1998-11-16 |
| EP0422967B1 (en) | 1997-05-07 |
| EP0422967A3 (en) | 1992-01-29 |
| DE69030636T2 (de) | 1997-12-18 |
| KR910005174A (ko) | 1991-03-30 |
| CN1049420A (zh) | 1991-02-20 |
| CA2020456A1 (en) | 1991-02-12 |
| DE69030636D1 (de) | 1997-06-12 |
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