JPH03150631A - １０進除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は１０進除算回路に関し、特に１０進除算命令の
実行における１０進除算例外の検出方法に関する。

従来技術 ある種の汎用計算機においては符号付２進化１０進数（
符号付バック形式１０進数）の除算命令として、第３図
に示すように、ｋ１バイトの第１オペランドをに２バイ
トの第２オペランドで除し、ｋｌ−に２バイトの商とに
２バイトの剰余を得る１０進除算命令がある。

この除算に際して、除数がゼロの場合または商が許され
た桁数より大きくなる場合には、１０進除算例外が検出
される。

たとえば、４バイトからなる数“０６５４３２１十１を
３バイトの数“１２３４５　＋”で割ると、商は′５３
＋″となるが、これは商として許されるバイト長１　（
−４−３）を越えているので１０進除算例外となる。

従来、この種の除算回路においては、除算に先がけて、
第４図に示すように、除数“１２３４５　＋”の一番左
の桁を被除数“０８５４３２１　＋”の一番左より１桁
右に揃えて減算し、被除数−除数≧０であれば、すなわ
ち除数が被除数より大きくなければ１０進除算例外とし
ていた。

このような従来の１０進除算回路では、１０進除算例外
を検出するために除算操作とは別に減算操作が必要であ
り、そのために性能が低下し、制御が複雑化するという
欠点があった。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、高速にかつ簡単に１０進除算例外を検出
することができ、性能を向上させることができる１０進
除算回路の提供を目的とする。

発明の構成 本発明による１０進除算回路は、除数の倍数を生成する
倍数生成手段と、前記倍数を被除数及び部分剰余に対し
て加減算することにより商と剰余とを算出する算出手段
と、前記算出手段における前記商の最上位桁の算出過程
で発生する桁上げ情報により１０進除算例外を検出する
検出手段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、演算レジスタ５には信号線１０１を介
して被除数（第１オペランド）および除数（第２オペラ
ンド）が入力される。これら被除数および除数の有効な
数字桁以外の桁には符号桁も含めて“０°が埋込まれて
いる。

信号線ｌＯ１を介してレジスタ５に入力された除数は桁
シフタ６で制御回路１１の指示により最左端に１桁空け
て左詰めにシフトされ、レジスタファイル８のアドレス
３のワードに書込まれるとともに、演算レジスタ２．３
に転送される。

演算レジスタ２．３に転送された除数は加減算回路４に
よって加算されて除数の２倍数が生成される。

加減算回路４で生成された２倍数は信号線１０２を通し
てレジスタファイル８のワード２に書込まれるとともに
、演算レジスタ２．３に転送される。

演算レジスタ２．３にセットされた２倍数は再び加減算
回路４によって加算されて４倍数が生成され、レジスタ
ファイル８のワード１に書込まれるとともに、演算レジ
スタ２．３に転送される。

演算レジスタ２，３にセットされた４倍数は、再び加減
算回路４によって加算されて８倍数が生成され、レジス
タファイル８のワード０に書込まれる。

信号線１０１を介して演算レジスタ５に入力された被除
数は桁シフタ６によって左詰めされて演算レジスタ２に
セットされ、除算の初期部分剰余となる。

それとともに、制御回路１１の制御のもとにレジスタフ
ァイル８のアドレス０から除数の８倍数が読出され、信
号線１０４を通じて演算レジスタ３にセットされる。

以後、レジスタファイル８から４倍数、２倍数、１倍数
と読出されて演算レジスタ３に順次供給されるとともに
、加算減算回路４では演算レジスタ２の部分剰余から演
算レジスタ３の各倍数を加減算しながら商１桁分の処理
が行われ、最後の１倍数の加算あるいは減算が行われた
加減算回路４の出力は１桁左シフト回路１で１桁左シフ
トされて演算レジスタ２にセットされる。

それと同時に、再び８倍数がレジスタファイル８から読
出されて演算レジスタ３にセットされ、次の桁の処理が
開始される。

商生成回路７は制御回路１１の制御にしたがって、各倍
数の加算あるいは減算に合せて倍数値８゜４．２および
１を減算あるいは加算することによって、処理中の１桁
の商を得る。

商１桁の処理が終ると、加減算回路４の出力を１桁左シ
フト回路１によって１桁シフトして演算レジスタ２にセ
ットするタイミングで、商生成回路７で生成された商１
桁が信号線１０３を通じて演算レジスタ５にセットされ
る。

このとき、演算レジスタ５に保持されているそれまでに
生成された商が桁シフタ６によって１桁左シフトされて
再び演算レジスタ５にセットされる。よって、この除算
操作により生成された商は演算レジスタ５内で１桁ずつ
左シフトされながら生成されていく。

ここで、本発明に密接に関係する除算のアルゴリズムの
一つについて説明する。

１０進除算のやり方としては大別して非回復法と回復法
とがあり、これらはいずれも周知の技術である。また、
夫々の方法で用いる除数の倍数にも各種あるが、以下除
数の１倍、２倍、４倍、８倍の倍数を使った非回復法に
よる除算について説明する。

まず、手計算による除算と同じように、除数（その倍数
を含む）を被除数の左端に揃え、被除数から除数の８倍
数を引く。

もしも、引き過ぎて部分剰余が負（減算による桁上りが
０）になったならば、負になった部分剰余に対して除数
の４倍数を加算する。

一方、８倍数の減算によっても部分剰余が正（減算によ
る桁上りが１）ならば、この正の部分剰余から４倍数を
減算する。

８倍数の減算の場合と同じように、４倍数の加減算によ
る部分剰余が負（加減算による桁上りが０）ならば、負
になった部分剰余に対して除数の２倍数を加算する。

一方、４倍数の加減算によっても部分剰余が正（加減算
による桁上りが１）ならば、正になった部分剰余に対し
て２倍数を減算する。

以下同様に、２倍数の加減算による部分剰余の符号（加
減算による桁上り情報）によって除数の１倍数の加算か
減算かを決定し、同じように１倍数の加減算を行う。

部分剰余は上述のように除数の倍数による加減算によっ
て得られるが、商は次のようにして得られる。

すなわち、除数の倍数の加減算に同期して、初期値ゼロ
にして（最初の１桁目の商の場合）除数の倍数が減算さ
れたならば、その倍数値（例えば８倍数ならば８）を加
算し、一方倍数が加算されたならばその倍数値を減算す
ることによって得られる。

このようにして、除数の８倍数から１倍数の加減算を行
うと、１桁の商とこの商に対する部分剰余が得られる。

次に、部分剰余と商とを１桁左にシフトして、以後同様
に８倍数から１倍数の加減算を行う。

このとき、もしも部分剰余が負数から始まる場合には、
前述の場合とは異って、８倍数の加算からこの桁の処理
が始まる。

以上、必要な桁数の商を得るまで上記の処理が繰返され
る。

上記のような非回復法による除算においては、剰余が負
になって終る場合、すなわち商が１だけ多くなって終る
場合がある。そのような場合には最後に１倍数を部分剰
余に加算して剰余を正にするとともに、商から１だけ減
算することが行われるが、本発明に直接関係しないので
これ以上詳述しない。

上述のような除算方式によって、商１桁を得るまでの各
倍数に対する加減算と、その加減算における桁上りの値
を商の値別に示したものが第２図である。第２図におい
て、偶数の商はその桁の商の処理終了時には実際の値よ
り１だけ多い値で得られ、次の桁の商を算出する際に１
だけ引き戻されて正しい値となる。

また、第２図は処理開始時の部分剰余が正の場合につい
て示しており、負の場合には８倍数に対する演算は加算
から始まることはいうまでもない。

第２図に示す８倍数〜１倍数の加減算の際の桁上げ情報
の値からその桁の商の値を知ることができる。

すなわち、商が９であれば８倍数および１倍数の桁上げ
情報が“１″となるので、８倍数の８と１倍数の１とが
加算されて商９が算出される。

同様に、商が８であれば８倍数の桁上げ情報が、商が７
であれば４倍数、２倍数、１倍数の桁上げ情報が、商が
６であれば４倍数、２倍数の桁上げ情報が、商が５であ
れば４倍数、１倍数の桁上げ情報が、商が４であれば４
倍数の桁上げ情報が、商が３であれば２倍数、１倍数の
桁上げ情報が、商が２であれば２倍数の桁上げ情報が、
商が１であれば１倍数の桁上げ情報が夫々“１°となる
。

ただし、商が０の場合にはどの倍数の桁上げ情報も１”
とはならない。

ここで、除数の一番左の桁を被除数の一番左の桁より１
桁右に揃えて上述の方法により除算を行ったならば、最
初の一桁目の商（商の最上位桁）の値が０以外の値のと
きに、またそのときにのみ１０進除算例外となることが
明らかである。

したがって、この最初の１桁目の商を算出する際の桁上
げ情報から１０進除算例外を検出することが可能である
。

次に、第１図を用いて本発明の一実施例の動作について
説明する。

最初の１桁の商を得るときの８倍数〜１倍数の加減算に
よる桁上げ情報を制御回路１１の制御に従って４ビツト
の桁上げ情報保持レジスタ９の各ビットに順次セットし
ていく。

桁上げ情報保持レジスタ９の全ビットに桁上げ情報がセ
ットされると、その４ビツトの値が１０進除算検出回路
１０によってチエツクされ、４ビツトの値がオールゼロ
でなければ１０進除算例外として例外処理に入る。これ
らは全て制御回路１１の指示によって行われる。

尚、本実施例は除数の１倍、２倍、４倍および８倍の倍
数を使った非回復法による除算方式を用いているが、他
の倍数を用いた場合や回復法を用いた場合にも、１桁の
商を得る際の桁上り情報の値が商の値に対して一意に決
まるので、それらの方法に本発明を適用することは可能
である。

また、本実施例においては、桁上げ情報からワイヤード
ロジックによって１０進除算例外を検出するものである
が、マイクロプログラムによって制御される除算回路で
は桁上り情報の値をマイクロプログラムによる条件判定
機能で判定することによっても検出可能であり、このよ
うな装置にも適用可能である。

このよう°に、除算処理において倍数の加減算を行うと
きの桁上げ情報により１０進除算例外を検出するように
することによって、従来の被除数と除数との減算による
試行よりも高速にかつ簡単に１０進除算例外を検出する
ことができる。

よって、１０進除算処理の制御を複雑化することなく、
性能を向上させることができる。

発明の詳細 な説明したように本発明によれば、除算処理においで倍
数の加減算を行うときの桁上げ情報から１０進除算例外
を検出するようにすることによって、高速にかつ簡単に
１０進除算例外を検出することができ、性能を向上させ
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例における各倍数の演算種別とそ
の桁上りとの関係を示す図、第３図は従来の１０進除算
命令のオペランドの形式を示す図、第４図は従来の１０
進除算例外の検出処理を示す図である。 主要部分の符号の説明 １・・・・・・１桁左シフト回路 ２．３．５・・・・・・演算レジスタ ４・・・・・・加減算回路 ８・・・・・・レジスタファイル ９・・・・・・桁上げ情報保持レジスタ１０・・・・・
・１０進除算検出回路

Claims (1)

【特許請求の範囲】
1. （１）除数の倍数を生成する倍数生成手段と、前記倍数
   を被除数及び部分剰余に対して加減算することにより商
   と剰余とを算出する算出手段と、前記算出手段における
   前記商の最上位桁の算出過程で発生する桁上げ情報によ
   り１０進除算例外を検出する検出手段とを有することを
   特徴とする１０進除算回路。