JPH03150796A - 不揮発性書込み可能相互接続回路 - Google Patents
不揮発性書込み可能相互接続回路Info
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- JPH03150796A JPH03150796A JP2222670A JP22267090A JPH03150796A JP H03150796 A JPH03150796 A JP H03150796A JP 2222670 A JP2222670 A JP 2222670A JP 22267090 A JP22267090 A JP 22267090A JP H03150796 A JPH03150796 A JP H03150796A
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- Japan
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- terminal
- node
- voltage
- ferroelectric capacitor
- ferroelectric
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、大略、不揮発性回路に関するものであって、
更に詳細には、例えばゲートアレイなどのような集積回
路のノード間に選択した接続を確立するために使用する
ことの可能な不揮発性回路に関するものである。
更に詳細には、例えばゲートアレイなどのような集積回
路のノード間に選択した接続を確立するために使用する
ことの可能な不揮発性回路に関するものである。
従来技術
ゲートアレイ回路及び適用特定集積回路(ASIC)は
、集積回路の民生品への適用に関して重要な技術となっ
ている。これらの技術に対する基本的な経済的正当性は
、独特の形態で接続したスタンダード回路のアレイ又は
選択し且つ相互接続することの可能なスタンダードセル
からなるライブラリを使用することにより集積回路をよ
り一層容易に設計することが可能であるという点である
。
、集積回路の民生品への適用に関して重要な技術となっ
ている。これらの技術に対する基本的な経済的正当性は
、独特の形態で接続したスタンダード回路のアレイ又は
選択し且つ相互接続することの可能なスタンダードセル
からなるライブラリを使用することにより集積回路をよ
り一層容易に設計することが可能であるという点である
。
その結果、集積回路に対する特定の設計プロセスは、ス
タンダードな回路又はセルの特定の相互接続を画定即ち
決定することとなる。このことは、装置の種々の回路を
相互接続する製造ステップにおける独特の最後のメタル
層を設計することによってしばしば行なわれる。しかし
ながら、この様な手順では、特定の設計の選択はその回
路に関して固定されたものであり、即ち、それを変更す
ることはできない。新たな設計は古い部分において変更
をするのではなく、新たな部分において実施されねばな
らない。
タンダードな回路又はセルの特定の相互接続を画定即ち
決定することとなる。このことは、装置の種々の回路を
相互接続する製造ステップにおける独特の最後のメタル
層を設計することによってしばしば行なわれる。しかし
ながら、この様な手順では、特定の設計の選択はその回
路に関して固定されたものであり、即ち、それを変更す
ることはできない。新たな設計は古い部分において変更
をするのではなく、新たな部分において実施されねばな
らない。
目 的
本発明は、上述した如き従来技術の欠点を解消し、集積
回路の回路ノード間において選択した相互接続(開成状
態又は開成状態)を確立することが可能な方法及び書込
み可能不揮発性相互接続回路を提供することを目的とす
る。
回路の回路ノード間において選択した相互接続(開成状
態又は開成状態)を確立することが可能な方法及び書込
み可能不揮発性相互接続回路を提供することを目的とす
る。
構成
本発明によれば、相互接続は、プログラマブル即ち書込
み可能な態様で確立するものであり、従って回路全体の
セットアツプは、物理的にマスク層を付与しnつその層
をエツチングして相互接続を形成するのではなく、プロ
グラミング即ち書込み信号を受取ることによって行なわ
れる。本発明は、更に、書込み可能能力が不揮発性であ
ることを特徴としており、従って、書込みを行なった回
路の状態は電力が失われても影響を受けることはない。
み可能な態様で確立するものであり、従って回路全体の
セットアツプは、物理的にマスク層を付与しnつその層
をエツチングして相互接続を形成するのではなく、プロ
グラミング即ち書込み信号を受取ることによって行なわ
れる。本発明は、更に、書込み可能能力が不揮発性であ
ることを特徴としており、従って、書込みを行なった回
路の状態は電力が失われても影響を受けることはない。
従って、本発明によれば、スタンダードな回路を単にプ
ログラミング即ち書込み信号を印加するだけで独特な設
置1即ち構成へ変換することを可能としている。更に、
設計乃至は構成において変更を行なう場合に、書込みを
行なった相互接続を変更することによって実施すること
が可能である。従って、本発明は設計乃至は構成を減少
しており、且つスタンダードな回路を基本とした集積回
路の再設計コストを減少させている。
ログラミング即ち書込み信号を印加するだけで独特な設
置1即ち構成へ変換することを可能としている。更に、
設計乃至は構成において変更を行なう場合に、書込みを
行なった相互接続を変更することによって実施すること
が可能である。従って、本発明は設計乃至は構成を減少
しており、且つスタンダードな回路を基本とした集積回
路の再設計コストを減少させている。
本発明の一実施例によれば、集積回路の第一ノードと第
二ノードとを選択的に接続するための書込み可能不揮発
性相互接続回路が提供される。この相互接続回路は、第
一及び第二強誘電体コンデンサを有しており、その各コ
ンデンサは第一及び第二端子を有している。駆動ライン
が強誘電体コンデンサの各々の第一端子へ接続されてい
る。この回路には、第一及び第ニブログラミング(書込
み)ノードが設けられており、該ノードは、それぞれ、
強誘電体コンデンサの第二端子へ接続されている。Pチ
ャンネル電界効果トランジスタはソース端子とドレイン
端子とを有しており、それらのソース端子及びドレイン
端子は第一ノードと第二ノードとの間に接続されている
。Nチャンネル電界効果トランジスタはソース端子とド
レイン端子とを有しており、それらのソース端子及びド
レイン端子も第一ノードと第二ノードとの間に接続され
ている。交差結合型増幅器が設けられており、それは第
一及び第二差動入力端を有しており且つ第一及び第二差
動出力端を有している。第一及び第二差動入力端は、強
誘電体コンデンサのそれぞれの第二端子へ接続されてい
る。第一及び第二差動出力端は、Pチャンネル及びNチ
ャンネルトランジスタのそれぞれのゲート端子へ接続さ
れている。
二ノードとを選択的に接続するための書込み可能不揮発
性相互接続回路が提供される。この相互接続回路は、第
一及び第二強誘電体コンデンサを有しており、その各コ
ンデンサは第一及び第二端子を有している。駆動ライン
が強誘電体コンデンサの各々の第一端子へ接続されてい
る。この回路には、第一及び第ニブログラミング(書込
み)ノードが設けられており、該ノードは、それぞれ、
強誘電体コンデンサの第二端子へ接続されている。Pチ
ャンネル電界効果トランジスタはソース端子とドレイン
端子とを有しており、それらのソース端子及びドレイン
端子は第一ノードと第二ノードとの間に接続されている
。Nチャンネル電界効果トランジスタはソース端子とド
レイン端子とを有しており、それらのソース端子及びド
レイン端子も第一ノードと第二ノードとの間に接続され
ている。交差結合型増幅器が設けられており、それは第
一及び第二差動入力端を有しており且つ第一及び第二差
動出力端を有している。第一及び第二差動入力端は、強
誘電体コンデンサのそれぞれの第二端子へ接続されてい
る。第一及び第二差動出力端は、Pチャンネル及びNチ
ャンネルトランジスタのそれぞれのゲート端子へ接続さ
れている。
本発明の方法によれば、選択したデータ状態が差動信号
として書込み(プログラミング)ノードへ人力される。
として書込み(プログラミング)ノードへ人力される。
高状態と低状態の両方を有する駆動信号が駆動ラインへ
人力され、第一及び第二強誘電体コンデンサ内にそれぞ
れ第一及び第二分極状態を確立する。同様に、プログラ
ミング即ち書込み電圧が交差結合型増幅器の状態を設定
し、該増幅器は集積回路の第一ノードと第二ノードとの
間において開成又は閉成の何れかの接続状態を確立する
ためにPチャンネル及びNチャンネルトランジスタを駆
動する差動出力端を有している。この状態は、集積回路
へ電極が供給されるか又は書込み状態が変更されない限
り、事実上維持される。
人力され、第一及び第二強誘電体コンデンサ内にそれぞ
れ第一及び第二分極状態を確立する。同様に、プログラ
ミング即ち書込み電圧が交差結合型増幅器の状態を設定
し、該増幅器は集積回路の第一ノードと第二ノードとの
間において開成又は閉成の何れかの接続状態を確立する
ためにPチャンネル及びNチャンネルトランジスタを駆
動する差動出力端を有している。この状態は、集積回路
へ電極が供給されるか又は書込み状態が変更されない限
り、事実上維持される。
集積回路への電力が失われると、Pチャンネル及びNチ
ャンネルトランジスタに対するゲート制御信号が失われ
、且つ所望の回路接続はもはや確立されない。しかしな
がら、必要とされる相互接続の状態は、強誘電体コンデ
ンサ内の情報として維持される。集積回路への電力が回
復されると、パルス駆動信号が第一及び第二強誘電体コ
ンデンサへ印加され、該コンデンサの第二端子において
異なった電圧状態を確立し、プログラミング即ち書込み
を行なう。交差結合型増幅器は、これらの異なった電圧
を検知し且つPチャンネル及びNチャンネルトランジス
タを駆動するための対応する差動出力を発生し、集積回
路の第一ノードと第二ノードとの間にプログラム即ち書
込みを行なった10互接続状態を再度確立する。
ャンネルトランジスタに対するゲート制御信号が失われ
、且つ所望の回路接続はもはや確立されない。しかしな
がら、必要とされる相互接続の状態は、強誘電体コンデ
ンサ内の情報として維持される。集積回路への電力が回
復されると、パルス駆動信号が第一及び第二強誘電体コ
ンデンサへ印加され、該コンデンサの第二端子において
異なった電圧状態を確立し、プログラミング即ち書込み
を行なう。交差結合型増幅器は、これらの異なった電圧
を検知し且つPチャンネル及びNチャンネルトランジス
タを駆動するための対応する差動出力を発生し、集積回
路の第一ノードと第二ノードとの間にプログラム即ち書
込みを行なった10互接続状態を再度確立する。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
強誘電体コンデンサは電子回路におけるメモリ要素とし
て作用することが可能であることは長い間認識されてい
た。強誘電体コンデンサの初期の適用例は米国特許節2
,695,396号(A口derson)に示されてい
る。更に、米国特許節4,144,591号(Brod
y)、米国特許節4,149.301号((ook)、
米国特許節4,360.896号(Brody)は、メ
モリ格納用の強誘電体要素を使用する場合を示している
。強誘電体コンデンサは、該コンデンサ内の分極状態の
関数として情報を格納する。強誘電体コンデンサは、必
ずしも鉄物質を有するものではなく、その動作が磁気物
質のものと類似しているのでそのように呼称されるだけ
である。強誘電体コンデンサの分極は、磁石のN極及び
S極の分極に極めて類似している。
て作用することが可能であることは長い間認識されてい
た。強誘電体コンデンサの初期の適用例は米国特許節2
,695,396号(A口derson)に示されてい
る。更に、米国特許節4,144,591号(Brod
y)、米国特許節4,149.301号((ook)、
米国特許節4,360.896号(Brody)は、メ
モリ格納用の強誘電体要素を使用する場合を示している
。強誘電体コンデンサは、該コンデンサ内の分極状態の
関数として情報を格納する。強誘電体コンデンサは、必
ずしも鉄物質を有するものではなく、その動作が磁気物
質のものと類似しているのでそのように呼称されるだけ
である。強誘電体コンデンサの分極は、磁石のN極及び
S極の分極に極めて類似している。
第1図を参照すると、強誘電体コンデンサの分極状態を
示したヒステリシス曲線が示されている。
示したヒステリシス曲線が示されている。
横軸のパラメータは、強誘電体コンデンサへ印加される
電界である。これは、V/cm’の単位である。縦軸は
その結果デバイス内に得られる分極状態を表わしており
、μc / c mの単位である。
電界である。これは、V/cm’の単位である。縦軸は
その結果デバイス内に得られる分極状態を表わしており
、μc / c mの単位である。
印加電界がゼロの場合、三つの分極状態が存在する。そ
れらは、P (1)、P (0)、p (s)として示
されている。正及び負の電界が強誘電体コンデンサへ印
加されると、その結果得られる分極は、第1図に示した
ヒステリシス曲線によって示される。この曲線に沿って
の変化は、矢印で示した如く、反時計方向である。
れらは、P (1)、P (0)、p (s)として示
されている。正及び負の電界が強誘電体コンデンサへ印
加されると、その結果得られる分極は、第1図に示した
ヒステリシス曲線によって示される。この曲線に沿って
の変化は、矢印で示した如く、反時計方向である。
正の電界が強誘電体コンデンサへ印加されると、その結
果得られる分極は、同様に正として示され、nつそのこ
とは右上の象限内のヒステリシス曲線に沿っての変化に
よって表わされる。正の電界がゼロへ復帰されると、そ
の結果iすられる分極はP(0)として示される。負の
電界が強誘電体コンデンサを横断して印加されると、そ
の変化は反時計方向でありそれは左下の象限内において
得られる。負の電界がゼロへ復帰されると、その結果得
られる分極はP(1)で表わされる。第1図に示したヒ
ステリシス曲線は、本発明回路の動作を理解するのに有
用である。
果得られる分極は、同様に正として示され、nつそのこ
とは右上の象限内のヒステリシス曲線に沿っての変化に
よって表わされる。正の電界がゼロへ復帰されると、そ
の結果iすられる分極はP(0)として示される。負の
電界が強誘電体コンデンサを横断して印加されると、そ
の変化は反時計方向でありそれは左下の象限内において
得られる。負の電界がゼロへ復帰されると、その結果得
られる分極はP(1)で表わされる。第1図に示したヒ
ステリシス曲線は、本発明回路の動作を理解するのに有
用である。
第2図を参照すると12本発明の一実施例に基づいて構
成された書込み可能相互接続回路10が示されている。
成された書込み可能相互接続回路10が示されている。
この回路10は、強誘電体コンデンサ12及び14を有
しており、それらの各々は、駆動ライン16へ接続した
第一端子を有している。
しており、それらの各々は、駆動ライン16へ接続した
第一端子を有している。
コンデンサ12の第二端子は書込み(プログラム)ノー
ド18へ接続されている。コンデンサ14の第二端子は
反転プログラム(書込み)ノード20へ接続されている
。ノード18及び20は反転信号を受取る。
ド18へ接続されている。コンデンサ14の第二端子は
反転プログラム(書込み)ノード20へ接続されている
。ノード18及び20は反転信号を受取る。
コンデンサ26は、ノード18と回路接地との間に接続
されており、且つコンデンサ26はノード20と回路接
地との間に接続されている。コンデンサ26及び28は
、好適には、ノード18及び20と関連する寄生容量で
ある。
されており、且つコンデンサ26はノード20と回路接
地との間に接続されている。コンデンサ26及び28は
、好適には、ノード18及び20と関連する寄生容量で
ある。
書込みノード18は、反転用増幅器30の入力端へ接続
されており、且つ反転書込みノード20は反転用増幅器
32の入力端へ接続されている。
されており、且つ反転書込みノード20は反転用増幅器
32の入力端へ接続されている。
増幅器30及び32は一体となって交差結合型増幅器を
構成しており、一方の入力端は他方の出力端へ接続され
ている。従って、これらの増幅器は、ノード18及び2
0を反対の電圧状態へ駆動する。
構成しており、一方の入力端は他方の出力端へ接続され
ている。従って、これらの増幅器は、ノード18及び2
0を反対の電圧状態へ駆動する。
増幅′a30の出力端はNチャンネル電界効果トランジ
スタ38のゲート端子へ接続されている。
スタ38のゲート端子へ接続されている。
トランジスタ38のソース端子とドレイン端子とは集積
回路のノード40と42との間に接続されている。
回路のノード40と42との間に接続されている。
増幅器32の出力端はトランジスタ44のゲート端子へ
接続されており、トランジスタ44のソース端子とドレ
イン端子とはノード40と42との間に接続されている
。
接続されており、トランジスタ44のソース端子とドレ
イン端子とはノード40と42との間に接続されている
。
本発明装置の動作について第1図乃至第4図を参照して
説明する。本発明の目的は、ノード40とノード42と
の間に接続状態又は開回路の何れかを与えることである
。上述した如く、例えばゲートアレイなどのような集積
回路における場合に、これらは、スタンダードなゲート
アレイから独特の製品を与えるのに必要なカスタム化を
与えることを可能としている。選択したノードの接続は
、その他の古込み可能回路へ適用することも可能である
。
説明する。本発明の目的は、ノード40とノード42と
の間に接続状態又は開回路の何れかを与えることである
。上述した如く、例えばゲートアレイなどのような集積
回路における場合に、これらは、スタンダードなゲート
アレイから独特の製品を与えるのに必要なカスタム化を
与えることを可能としている。選択したノードの接続は
、その他の古込み可能回路へ適用することも可能である
。
本発明回路の動作において、第一ステップは、回路10
に対する書込み状態を確立することである。このことは
、端子18及び20ヘデ一タ信号を印加することによっ
て行なわれる。これは、差動信号として印加され、従っ
てノード18及び20は反対の電圧状態へ駆動される。
に対する書込み状態を確立することである。このことは
、端子18及び20ヘデ一タ信号を印加することによっ
て行なわれる。これは、差動信号として印加され、従っ
てノード18及び20は反対の電圧状態へ駆動される。
本発明の選択した実施例においては、動作電圧は0及び
+5vである。従って、これら二つの電圧が端子18及
び20へ印加される。これらの書込み電圧がノード18
及び20へ印加されると、それらは増幅器30及び32
を有する交差結合型増幅器の状態を設定すべく作用する
。例えば、高電圧状態がノード18へ印加され1つ低電
圧状態がノード20へ印加されると、ノード18におけ
る高電圧状態は増幅器30から低出力を発生し、それは
ノード20における低電圧に対応する。このノード20
における低電圧は、増幅器32の出力端をノード18に
おける電圧と対応する高状態へ駆動すべく作用する。従
って、増幅器30及び31を有する交差結合型増幅器は
、二つの可能な状態の第一状態へ設定される。ノード1
8及び20における電圧が反転されると、増幅器30及
び32の状態も同様に反転される。回路10が上述した
第一状態にあると、トランジスタ38及び44の両方が
ターンオフし、その際にノード40とノード42との間
に開回路を与える。書込みノードにおける電圧が反転さ
れると、回路10は第二状態へ設定され、その場合、ト
ランジスタ44及び38がターンオンされ、その際にノ
ード40とノード42とを接続する。
+5vである。従って、これら二つの電圧が端子18及
び20へ印加される。これらの書込み電圧がノード18
及び20へ印加されると、それらは増幅器30及び32
を有する交差結合型増幅器の状態を設定すべく作用する
。例えば、高電圧状態がノード18へ印加され1つ低電
圧状態がノード20へ印加されると、ノード18におけ
る高電圧状態は増幅器30から低出力を発生し、それは
ノード20における低電圧に対応する。このノード20
における低電圧は、増幅器32の出力端をノード18に
おける電圧と対応する高状態へ駆動すべく作用する。従
って、増幅器30及び31を有する交差結合型増幅器は
、二つの可能な状態の第一状態へ設定される。ノード1
8及び20における電圧が反転されると、増幅器30及
び32の状態も同様に反転される。回路10が上述した
第一状態にあると、トランジスタ38及び44の両方が
ターンオフし、その際にノード40とノード42との間
に開回路を与える。書込みノードにおける電圧が反転さ
れると、回路10は第二状態へ設定され、その場合、ト
ランジスタ44及び38がターンオンされ、その際にノ
ード40とノード42とを接続する。
強誘電体コンデンサ12及び14は、回路10に対する
不揮発性メモリ格納を与える。従って、回路10を有す
る集積回路がそれに印加される電力が中断された場合、
ノード40とノード42との間に必要とされる相互接続
状態が失われることはない。この相互接続状態は、強誘
電体コンデンサ12及び14内に格納される反転分極状
態の組合わせによって格納される。この格納は、第1図
、第2図、第3図に関して示した如くに実施される。
不揮発性メモリ格納を与える。従って、回路10を有す
る集積回路がそれに印加される電力が中断された場合、
ノード40とノード42との間に必要とされる相互接続
状態が失われることはない。この相互接続状態は、強誘
電体コンデンサ12及び14内に格納される反転分極状
態の組合わせによって格納される。この格納は、第1図
、第2図、第3図に関して示した如くに実施される。
書込み電圧がノード18及び20において確立された後
に(本例においてはノード18が高状態でノード20が
紙状B)、駆動ライン信号が第3図においてライン16
によって示した如く印加される。これは高電圧パルス(
+5V)であり、その後に低電圧が追従する。この駆動
ライン信号の高電圧部分の期間中に、強誘電体コンデン
サ14を横断して完全な電圧降下(5v)が確立される
。
に(本例においてはノード18が高状態でノード20が
紙状B)、駆動ライン信号が第3図においてライン16
によって示した如く印加される。これは高電圧パルス(
+5V)であり、その後に低電圧が追従する。この駆動
ライン信号の高電圧部分の期間中に、強誘電体コンデン
サ14を横断して完全な電圧降下(5v)が確立される
。
これは、コンデンサ14を第1図に示した如く、P(0
)分極状態へ設定させる。駆動ライン16上の電圧が高
状態であるliM、強誘電体コンデンサ12を横断して
正味の電圧は存在しない。駆動ライン16の電圧が低状
態へ降下すると、強誘電体コンデンサ12を横断して負
の電圧が印加される。
)分極状態へ設定させる。駆動ライン16上の電圧が高
状態であるliM、強誘電体コンデンサ12を横断して
正味の電圧は存在しない。駆動ライン16の電圧が低状
態へ降下すると、強誘電体コンデンサ12を横断して負
の電圧が印加される。
このことは、第1図に示した如く、コンデンサ12の分
極状態をP(1)に設定する。従って、コンデンサ12
及び14を分極するステップは、その巾に反転分極状態
を確立する。回路10への電力が喪失すると、これらの
分極状態は失われたり又は変更されたりすることはない
。
極状態をP(1)に設定する。従って、コンデンサ12
及び14を分極するステップは、その巾に反転分極状態
を確立する。回路10への電力が喪失すると、これらの
分極状態は失われたり又は変更されたりすることはない
。
第1図、第2図、第4図を参照すると、回路10への電
力が回復した場合の本発明装置の動作を示している。電
力回復を検知すると、第4図に示した如く、パルスが駆
動ライン16へ印加される。
力が回復した場合の本発明装置の動作を示している。電
力回復を検知すると、第4図に示した如く、パルスが駆
動ライン16へ印加される。
このパルスは、コンデンサ12及び14を介しての正味
の電荷シフトを発生する。しかしながら、シフトされる
電荷の振幅は、該コンデンサ内に格納されている分極状
態に依存する。ノード18へ接続されている強誘電体コ
ンデンサ12内にP(1)分極状態が格納されていると
、第1図に示したヒステリシス曲線に沿っての変化が大
きいので、より大きな電荷転送が発生する。強誘電体コ
ンデンサ14はP(0)分極状態を有しており、且つ、
正の駆動パルスの印加の結果として、該コンデンサを横
断しての正味の電荷転送は小さいものに過ぎない。この
ことは、第4図の下側の波形に示されている。コンデン
サ12及び14から転送される電荷は、コンデンサ26
及び28上に電圧を確立する作用を行なう。コンデンサ
26及び28は、比較的小型であり、且つ、集積回路の
要素の寄生効果に起因するものである。転送される電荷
量は、対応する電圧振幅を発生する。従って、ノード1
8及び20上に異なった電圧が確立される。交差結合型
増幅器30及び32は、これらの電圧における差異を増
幅し且つノード18及び20を使用可能な電圧である+
5vと接地電位との間の完全な限界値へ駆動すべく作用
する。本実施例の場合、ノード18は、駆動ライン16
上にパルスを印加した後、ノード20よりも多少高い電
圧を有している。ノード18における電圧が一層高いの
で、増幅器30の出力端を一層低い電圧へ駆動する傾向
となり、そのことは、増幅器32をしてノード18にお
ける電圧を更に増加させる傾向とさせる。このフィード
バック効果は、ノード18及び20を迅速に反対の電圧
状態へスナップ動作させる。このことは、垂直の点線の
後に第4図に示しである。ノード18及び20上に限界
電圧が再度確立され且つライン16が接地へ帰還した後
に、上述したのと同一の分極作用が発生して、強誘電体
コンデンサ12及び14内に以前の分極状態を再確立す
る。
の電荷シフトを発生する。しかしながら、シフトされる
電荷の振幅は、該コンデンサ内に格納されている分極状
態に依存する。ノード18へ接続されている強誘電体コ
ンデンサ12内にP(1)分極状態が格納されていると
、第1図に示したヒステリシス曲線に沿っての変化が大
きいので、より大きな電荷転送が発生する。強誘電体コ
ンデンサ14はP(0)分極状態を有しており、且つ、
正の駆動パルスの印加の結果として、該コンデンサを横
断しての正味の電荷転送は小さいものに過ぎない。この
ことは、第4図の下側の波形に示されている。コンデン
サ12及び14から転送される電荷は、コンデンサ26
及び28上に電圧を確立する作用を行なう。コンデンサ
26及び28は、比較的小型であり、且つ、集積回路の
要素の寄生効果に起因するものである。転送される電荷
量は、対応する電圧振幅を発生する。従って、ノード1
8及び20上に異なった電圧が確立される。交差結合型
増幅器30及び32は、これらの電圧における差異を増
幅し且つノード18及び20を使用可能な電圧である+
5vと接地電位との間の完全な限界値へ駆動すべく作用
する。本実施例の場合、ノード18は、駆動ライン16
上にパルスを印加した後、ノード20よりも多少高い電
圧を有している。ノード18における電圧が一層高いの
で、増幅器30の出力端を一層低い電圧へ駆動する傾向
となり、そのことは、増幅器32をしてノード18にお
ける電圧を更に増加させる傾向とさせる。このフィード
バック効果は、ノード18及び20を迅速に反対の電圧
状態へスナップ動作させる。このことは、垂直の点線の
後に第4図に示しである。ノード18及び20上に限界
電圧が再度確立され且つライン16が接地へ帰還した後
に、上述したのと同一の分極作用が発生して、強誘電体
コンデンサ12及び14内に以前の分極状態を再確立す
る。
第5図を参照すると、ゲートアレイ回路50は、複数個
の本発明回路10を組込んで、独特の回路を画定するプ
ログラム済み即ち書込み済み相互接続状態を確立するこ
とが可能である。この回路の構成は、デコーダ52へ直
列データ信号を人力することによって与えることが可能
である。この相互接続データはデコードされ且つ回路1
0の各々へ供給される。従って、本発明回路10を利用
するゲートアレイ回路50は、書込み信号を印加するこ
とによって簡単に構築することが可能である。
の本発明回路10を組込んで、独特の回路を画定するプ
ログラム済み即ち書込み済み相互接続状態を確立するこ
とが可能である。この回路の構成は、デコーダ52へ直
列データ信号を人力することによって与えることが可能
である。この相互接続データはデコードされ且つ回路1
0の各々へ供給される。従って、本発明回路10を利用
するゲートアレイ回路50は、書込み信号を印加するこ
とによって簡単に構築することが可能である。
更に、本回路に対する修正は、書込み変化命令を印加す
ることにより容易に行なうことが可能である。一方、個
別的な回路10は、ダイナミック又はスタティックなR
AMメモリにおいて個々のセルをアドレスするのと同一
の態様でゲートアレイ内においてアドレスすることが可
能である。
ることにより容易に行なうことが可能である。一方、個
別的な回路10は、ダイナミック又はスタティックなR
AMメモリにおいて個々のセルをアドレスするのと同一
の態様でゲートアレイ内においてアドレスすることが可
能である。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
第1図は印加電圧による強誘電体コンデンサの分極状態
を表わすヒステリシス曲線を示した説明図、第2図は本
発明の一実施例に基づいて構成された書込み可能不揮発
性相互接続回路を示した概略図、第3図は本発明の書込
み動作を理解するのに有用なmmの波形を示した説明図
、第4図は本発明回路へ書込んだ相互接続状態を回復す
る場合を表わすmmの波形を示した概略図、第5図は不
揮発性相互接続回路の書込みを行なうためのデコーダを
有するゲートアレイ集積回路を示した概略図、である。 10: 12゜ 16二 18: 20 : 26゜ 30゜ (符号の説明) 書込み可能相互接続回路 14:強誘電体コンデンサ 駆動ライン 書込みノード 反転書込みノード 28:コンデンサ 32:反転用増幅器
を表わすヒステリシス曲線を示した説明図、第2図は本
発明の一実施例に基づいて構成された書込み可能不揮発
性相互接続回路を示した概略図、第3図は本発明の書込
み動作を理解するのに有用なmmの波形を示した説明図
、第4図は本発明回路へ書込んだ相互接続状態を回復す
る場合を表わすmmの波形を示した概略図、第5図は不
揮発性相互接続回路の書込みを行なうためのデコーダを
有するゲートアレイ集積回路を示した概略図、である。 10: 12゜ 16二 18: 20 : 26゜ 30゜ (符号の説明) 書込み可能相互接続回路 14:強誘電体コンデンサ 駆動ライン 書込みノード 反転書込みノード 28:コンデンサ 32:反転用増幅器
Claims (1)
- 【特許請求の範囲】 1、集積回路の第一ノードと第二ノードとを選択的に接
続する不揮発性相互接続回路の動作方法において、第一
及び第二強誘電体コンデンサのそれぞれの第一端子へ接
続されている第一及び第二プログラミングノードを差動
電圧状態へ駆動し、前記強誘電体コンデンサの第二端子
へ接続されている駆動ラインへ高及び低電圧状態の両方
を印加しその際に前記強誘電体コンデンサ内に反対の分
極状態を設定し、前記駆動ラインへパルスを印加して前
記強誘電体コンデンサの前記第一端子に異なった電圧状
態を発生し、前記異なった電圧状態は前記強誘電体コン
デンサ内の前記反対の分極状態の結果として発生される
ものであり、前記パルスを前記駆動ラインへ印加して差
動電圧を発生した後に前記強誘電体コンデンサの前記第
一端子において発生される電圧を差動的に増幅し、前記
第一端子における前記差動電圧をソース端子とドレイン
端子とを前記第一及び第二ノードの間に接続した第一及
び第二の反対の導電型の電界効果トランジスタのそれぞ
れのゲート端子へ印加し、その際に、前記差動電圧の第
一状態が前記トランジスタをターンオンして前記第一及
び第二ノードを接続し且つ前記差動電圧の第二状態が前
記トランジスタをターンオフさせて前記第一及び第二ノ
ードの間の接続を開放することを特徴とする方法。 2、集積回路への電力の回復と共に集積回路の第一ノー
ドと第二ノードとの間の選択した相互接続状態を確立す
る方法において、第一及び第二強誘電体コンデンサの第
一端子へ接続されている駆動ラインへパルスを印加して
前記強誘電体コンデンサの第二端子において異なった電
圧状態を発生させ、前記異なった電圧状態は前記強誘電
体コンデンサ内に前もって設定されている反対の分極状
態の結果として発生されるものであり、前記パルスを前
記駆動ラインを介して印加して差動電圧を発生した後に
前記強誘電体コンデンサの前記第二端子において発生さ
れる電圧を差動的に増幅し、前記第二端子における前記
差動電圧をソース端子とドレイン端子とを前記第一ノー
ドと第二ノードとの間に接続させている第一及び第二の
反対の導電型の電界効果トランジスタのそれぞれのゲー
ト端子へ印加し、その際に前記差動電圧の第一状態が前
記トランジスタをターンオンして前記第一ノードと第二
ノードとを接続し且つ前記差動電圧の第二状態が前記ト
ランジスタをターンオフして前記第一ノードと第二ノー
ドとの間の接続を開放することを特徴とする方法。 3、集積回路の第一ノードと第二ノードとを選択的に接
続する書込み可能不揮発性相互接続回路において、各々
が第一端子と第二端子とを具備する第一及び第二強誘電
体コンデンサ、前記強誘電体コンデンサの各々の第一端
子へ接続されている駆動ライン、前記強誘電体コンデン
サの第二端子へそれぞれ接続されている第一及び第二プ
ログラミングノード、制御入力端において制御信号を受
取ると前記第一ノードと第二ノードとを接続するゲート
回路、前記強誘電体コンデンサの前記第二端子へそれぞ
れ接続されている第一及び第二差動入力端を持った交差
結合型増幅器、を有しており、前記増幅器は、その入力
端における与えられた電圧状態に応答してその出力端に
おいて前記制御信号を発生し且つその出力端を前記ゲー
ト回路の制御入力端へ接続していることを特徴とする書
込み可能不揮発性相互接続回路。 4、集積回路の第一ノードと第二ノードとを選択的に接
続するための書込み可能不揮発性相互接続回路において
、各々が第一端子と第二端子とを持った第一及び第二強
誘電体コンデンサ、前記強誘電体コンデンサの各々の第
一端子へ接続した駆動ライン、前記強誘電体コンデンサ
の第二端子へそれぞれ接続された第一及び第二プログラ
ミングノード、前記第一ノードと第二ノードとの間に接
続されたソース端子とドレイン端子とを持ったPチャン
ネル電界効果トランジスタ、前記第一ノードと第二ノー
ドとの間に接続されたソース端子とドレイン端子とを持
ったNチャンネル電界効果トランジスタ、第一及び第二
差動入力端及び第一及び第二差動出力端を持った交差結
合型増幅器、を有しており、前記第一及び第二差動入力
端は前記強誘電体コンデンサの第二端子へそれぞれ接続
されており、前記第一及び第二差動出力端は前記Pチャ
ンネル及びNチャンネルトランジスタのそれぞれのゲー
ト端子へ接続されていることを特徴とする書込み可能不
揮発性相互接続回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US405,431 | 1989-08-28 | ||
| US07/405,431 US4974204A (en) | 1989-08-28 | 1989-08-28 | Non-volatile programmable interconnection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03150796A true JPH03150796A (ja) | 1991-06-27 |
| JP3092933B2 JP3092933B2 (ja) | 2000-09-25 |
Family
ID=23603675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22267090A Expired - Fee Related JP3092933B2 (ja) | 1989-08-28 | 1990-08-27 | 不揮発性書込み可能相互接続回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4974204A (ja) |
| EP (1) | EP0415221B1 (ja) |
| JP (1) | JP3092933B2 (ja) |
| KR (1) | KR0166969B1 (ja) |
| AU (1) | AU6134790A (ja) |
| DE (1) | DE69027490T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337592B1 (en) | 2000-04-24 | 2002-01-08 | Oki Electric Industry Co., Ltd. | Non-volatile semiconductor switch circuit |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119154A (en) * | 1990-12-03 | 1992-06-02 | Micron Technology, Inc. | Ferroelectric capacitor and method for forming local interconnect |
| US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
| US5218566A (en) * | 1991-08-15 | 1993-06-08 | National Semiconductor Corporation | Dynamic adjusting reference voltage for ferroelectric circuits |
| US5198706A (en) * | 1991-10-15 | 1993-03-30 | National Semiconductor | Ferroelectric programming cell for configurable logic |
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| US5539279A (en) * | 1993-06-23 | 1996-07-23 | Hitachi, Ltd. | Ferroelectric memory |
| JP3278981B2 (ja) * | 1993-06-23 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
| US5495437A (en) * | 1994-07-05 | 1996-02-27 | Motorola, Inc. | Non-volatile RAM transferring data between ferro-electric capacitors and a memory cell |
| US5487030A (en) * | 1994-08-26 | 1996-01-23 | Hughes Aircraft Company | Ferroelectric interruptible read memory |
| JP3672954B2 (ja) * | 1994-12-26 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5592411A (en) * | 1995-11-02 | 1997-01-07 | Motorola, Inc. | Non-volatile register and method for accessing data therein |
| US6078179A (en) * | 1997-04-24 | 2000-06-20 | Dkl International, Inc. | Selective polarization matching filter for triggering and maximizing rapid dielectrokinesis response |
| US6876226B2 (en) | 2003-02-24 | 2005-04-05 | Nokia Corporation | Integrated digital circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2517143A1 (fr) * | 1981-11-20 | 1983-05-27 | Efcis | Bascule bistable a stockage non volatil et a repositionnement dynamique |
| US4713792A (en) * | 1985-06-06 | 1987-12-15 | Altera Corporation | Programmable macrocell using eprom or eeprom transistors for architecture control in programmable logic circuits |
| US4853893A (en) * | 1987-07-02 | 1989-08-01 | Ramtron Corporation | Data storage device and method of using a ferroelectric capacitance divider |
| US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
-
1989
- 1989-08-28 US US07/405,431 patent/US4974204A/en not_active Expired - Lifetime
-
1990
- 1990-08-20 DE DE69027490T patent/DE69027490T2/de not_active Expired - Fee Related
- 1990-08-20 EP EP90115905A patent/EP0415221B1/en not_active Expired - Lifetime
- 1990-08-27 AU AU61347/90A patent/AU6134790A/en not_active Abandoned
- 1990-08-27 KR KR1019900013217A patent/KR0166969B1/ko not_active Expired - Fee Related
- 1990-08-27 JP JP22267090A patent/JP3092933B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337592B1 (en) | 2000-04-24 | 2002-01-08 | Oki Electric Industry Co., Ltd. | Non-volatile semiconductor switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69027490D1 (de) | 1996-07-25 |
| KR910005450A (ko) | 1991-03-30 |
| AU6134790A (en) | 1991-02-28 |
| DE69027490T2 (de) | 1997-02-06 |
| EP0415221B1 (en) | 1996-06-19 |
| JP3092933B2 (ja) | 2000-09-25 |
| EP0415221A3 (en) | 1993-01-13 |
| EP0415221A2 (en) | 1991-03-06 |
| KR0166969B1 (ko) | 1999-01-15 |
| US4974204A (en) | 1990-11-27 |
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